JPS63500064A - 交換網における広帯域接続形成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 交換網における広帯域接続形成装置 技術分野 本発明はパルス符号変調と詩分割多重により動作する電気通信装置の交換網にお ける広帯域接続を形成する装置に関するものであり、ここでは接続が２チャンネ ル以上から成る場合を扱う。

背景技術 本発明はあらかじめ定めたビット数を有する複数のチャンネル、例えば６４キロ ビツトチヤンネル、にビットフローを分割する電気通信システムに使用するため のものであり、例えばＡＸＥ型のシステムに適用される。

この種のシステムでは例えば画像通信用接続のために高品質の接続を形成するこ とのできることが必要である。

このことはなかんずく基本システムに適用可能なサンプリング速度以上のものが 可能でなければならないことを意味する。

２個以上のチャンネルを結合していわゆる広帯域接続をつくり出すことにより問 題は解決される。広帯域接続を形成するこの種のチャンネルは、夫々の内容／サ ンプルが相互に遅延しないように交換網内で通信するときに監視しなければなら ない。なぜならばもし遅延が起きれば送信情報が乱れるからである。

この問題を解決するために、夫々の局／交換様のセレクタ（交換網）に修正を加 えることが可能である。う。この場合の修正とは内部のタイムスロットの選択が 広帯域接続用に制御されなければならないことを意味することになろう。

それから、接続内に含まれるチャンネルの音声メモリタイムスロットを選択しな ければならない。この修正は全部ソフトウェアで行うことができる。

発明の開示 しかしこの解決方法にも非常に不利な点がある。なぜならば内部のタイムスロッ トは自由に処置することができないために、競合の可能性が増すからである。競 合の可能性はまた入出力するタイムスロットの相互関係にも依存すると思われる 。競合の可能性が増すと平均接続時間が長くなる。

この問題を解決するための他の方法は、ローカル接続または中継接続がなされた ときに、外部と内部のタイムスロット間の転送のために相互の遅延が生ずること を容認して、交換網内での接続が完了した後チャンネルの内容間の遅延を等化す ることである。

本発明はこの複雑な問題と取組んで解決法を提案するものである。本発明によれ ば、接続形成段階の間、交換網の入力側にチャンネル内容の夫々の位相位置に関 する特別の情報を供給し、回路網の出力側でこの特別の情報を検出してチャンネ ルの内容を等化する装置で遅延を調整する。

新しい装置のもつと特徴的なことはなかんずく、交換網の入力側にマーク記入手 段を設けて、接続形成段階の間マーク記入手段が接続チャンネルにより利用され るタイムスロットの夫々の内容のマークを連続する複数のフレームにおいて記入 することと、交換網の出口側に走査手段を設けて、走査手段が前記マークにより つくられたパターンを検出することにより交換網の接続形成過程で起きたチャン ネルの夫々−の内容間の遅延を決定することである。他の特徴は、走査手段がチ ャンネル内の遅延等化手段を制御することにより、接続形成段階が終了すると相 互に遅延があってもチャンネル／タイムスロットの内容は相互に同期位置を回復 することを等化手段が確実に行うことである。

好ましい実施例では、第１フレームの影響を受ける各タイムスロットの内容には 第１のマークが記入され、第２フレームの影響を受ける各タイムスロットの内容 には第２のマークが記入される等々である。このようにマークを記入されるフレ ームの数は交換網の時間偏差の最大値に相当するフレームの数に等しく、フレー ムの数プラス定数２とみなされる。上述の数のフレームを有するＡ群の後に同様 なフレーム群が続き、異なるタイムスロツトへの内容の記入が同様にして行われ る。

前述の装置は好ましくは夫々のフレームにマーク記入を実行する手段を含み、比 較した後前記等化手役に含まれるメモリに命令を供給するようになっている。等 化手段は交換網から出ていくごットフローのために２本以上の径路を含み得る。

第１の径路は遅延がなく、第２の径路はビットフローを１フレーム長だけ遅延さ せ、第３の径路はビットフローを２フレーム長遅延させる、等々である。等化手 段は比較手段から得られた命令に従ってチャンネルの内容を別々の径路に導く。

本発明の装置を用いれば広帯域接続をするために夫々のセレクタ／交換網を修正 する必要なく、広帯域接続を行うことができる。マークを記入し、マークを検出 し、そして接続を形成するのに要する装置はそれ自体広帯域接続に割当てること ができるので、システムの運用コストを決めるのに有利であろう。

図面の簡単な説明 本発明の重要な特徴を有する実施例を次の図を参照しながら説明する。

第１図は複数個の連続するフレームでチャンネル／タイムスロット内の内容にマ ークをつける原理を示す。第２図は交換網／セレクタの入力側でフレームとチャ ンネルに記入されたマーク（パターン）の表である。第２ａ図は交換網／セレク タの出力側に現われたフレームとチャンネルのマーク（パターン）の表である。

第３図は交換網（セレクタ）の入力側に設けられたマーク記入を実行する手段を 示す原理図である。第４図はチャン、ネルのマークを検出する手段と遅延を検出 する手段とを示す。

発明の離退実施例 本発明はパルス符号変調と時分割多重方式で動作する電気通信装置のセレクタま たは同等の装置において、広帯域接続の接続形成に使用するためのものである。

電気通信装置はＡＸＥ型のものでよく、ビットフローを６４キロビツトチヤンネ ルに分割し、サンプリング周波数は８０００サンプリング／秒で、２５６ビツト フレームの中で８ビツト構成になっている。

第１図はセレクタまたは同等の装置に接続されている（図示せず）中で、直列の ６個の続きフレーム（０−５）を示す。

本発明によれば広帯域接続のチャンネルとして使用されるタイムスロットの内容 は、セレクタの入力側でマークを記入される。本実施例では１個の広帯域接続の 中に３チヤンネル含まれると仮定した。これらの３チヤンネルの中で使用される ３＠のタイムスロットは第１のフレーム群Ａではａ、ｂ、ｃ、第２のフレーム群 ８ではａ＋　。

ｂ、’　、　ｃ’　と記されている。

タイムスロットは夫々のフレーム内で散らばることができるが、夫々のフレーム （０−５）の中の夫々の３個のタイムスロットはお互いに隣り合せで示しである 。

フレーム０のタイムスロットは全く同じものが記されており、この場合のマーク は２進値のＯであり１．第１図では簡単化のために数字Ｏで示しである。フレー ム１のスロットｂには同様にして２進値０が記されており、フレーム２のスロッ トＣには２進値２が記されている。

フレーム３のタイムスロットａ′にはフレームＯの夕のタイムスロットｂ′には フレーム１のタイムスロットｂと同じものが、フレーム５のタイムスロットＣ′ にはフレーム２のタイムスロットＣと同じものが記されている。

個々のマークの数、すなわち夫々の群Ａ、Ｂ内のフレームの数は、セレクタ（変 換網）内で起る時間偏差の最大値に依存し、それはフレームの数とみなされる。

したがって個々のマークの数は最大偏差プラス定数２である。

ＡＸＥ型システムの３チヤンネルの内容の相互の遅れはせいぜい１フレームであ るから、複数個の銘々のマークが得られ、この場合それは３であろう。

詳Ａ、Ｂの数は相互の時間差をどのくらいに決めるかに依る。第１図のグループ 已に続くフレーム群は群ＡとＢと同様な構造とマークとを有する。

第２図は第１図のマーク／パターンを表の形で表したものである。すなわちセレ クタの入力側にどのような形でマークが現われるかを示している。表の中でフレ ームは第１図のフレームと同じ番号を付しである。ａ、ｂ。

Ｃ等のタイムスロットを用いるチャンネルは表中では０’　、１’　、２’　と いう番号を付しである。　。

第２ａ図はチャンネル１′の内容がチャンネルＯ′と２′の内容と比べてどの位 遅延しているかを示している。

ここでの遅延はセレクタ内の接続に関する外部と内部のタイムスロット間の接合 に依存する。このことはチャンネルＯ′と２′の内容はビットフローが更に先の 線路に送られる前に、１フレームの長さだけ遅延しなければならないことを意味 する。

第３図によれば、ビットフローが線路りから入ってくる。夫々のチャンネル１タ イムスロツトの内容のマークはパターン発生器Ｍと選択器■１の働らきにより記 入される。選択器■１は制御ｌ装＠Ｓにより制御可能である。

選択器Ｖ１は線Ｌ′を経由して線路りをセレクタＧに接続し、制御装置Ｓの命令 に応じて一時的にパターン発生器Ｍに接続して、夫々影響を受けるタイムスロッ トに内容を記入することができる。

制御装置Ｓはメモリｍを含み、メモリｍには制ｔＩｌ装置の動作モードに必要な 条件が上位礪（図示せず）から書込まれる。書込みは導体１１を介して行われ、 各セル（０−３１）の番地指定は導体１２を介して選択器Ｖ２により行われる。

２種類の制御命令がある。命令■は「線路から取込め」、命令■は［パターンを 取込めｊである。

メモリｍに記憶されたυ制御命令はチャンネルカウンタにの働らきにより読み出 される。カウンタには０−３１間を係数し、１３を介する２　５６　ｋＨ２の信 号と１．１４を介する８　ｋＨ２の同期信号とにより制御される。メモリｍから の読出しは選択器■３により行われる。

パターン発生器ＭはレジスタＲ１，Ｒ２，Ｒ３を含み、これらの出力はオアゲー トＯＲに接続されており、ＯＲのレジスタは二進形式で０．１．２のマークを発 生する。

夫々のレジスタは２個の制御入力ｓｔ１とｓｔ２とを有する。第１の入力ｓｔｌ はカウンタＣＮＴにより制御される。カウンタＣＮＴｌまｓｔ３を経由するＦ３ 　ｋＨｚのフレーム同期信号に制御されて、夫々のレジスタを働らかせる。制御 入力ｓｔ２は通信装置内のクロックパルス源から２５６　ｋＨｚのクロックパル スを受取り、制御入力Ｓｔ２′は同じクロックパルス源から２０４８　ｋＨｚの タロツクパルスを受取る。

第４図には読取り装ｆｆ１ＡＯが示されている。これはマークパターンを検出し て、そのパターンからチャンネルの内容間の遅延を決定する。

読取り装置ＡＯは制御部ＳＤ、検出部ＤＥ、選択器■４、メモリｍ１を含む。メ モリｍ１には上位機から命令が書込まれる。これらの命令は選択器■４に加えら れる。

選択器■４は２個の命令位置を有しており、位置３は通常の位置であり、位置４ は遅延したタイムスロット（チャンネル）を分析するための位置である。

メモリｍ１への書込みは線１６を経由して行われ、セル０−３１への番地指定は 線１７を経由して行ね、れる。

タイムスロットの制御は前述の上位法から行われる。メモリｍ１からの読出しは 、メモリｍがチャンネルカラン山してチャンネルカウンタに１により制御される 。選択器Ｖ４の制御をするために、メモリｍ１は選択器Ｖ４’と線１８により読 出される。

検出部は中味が同一の複数の部分Ｐａｒｔ’　、　Ｐａｒｔ“。

ｐ　ａ　ｒ　ｔ　”から成る。これらの番号は使用されるパターンの番号と対応 している。

夫々の部分は比較器ＫＯを含む。夫々の比較器の出力はアンドゲートＯＧに接続 されている。ＯＧの他方の入力はアンドゲートの出力からループ接続されている インバータｌに接続されている。更にレジスタＲＥＧが含まれており、この出力 は夫々のメモリＳｏ、Ｓ１．Ｓ２に接続されている。アンドゲートＯＧの夫々の 出力はレジスタＲＥＧとフリップフロップＶの両方に接続されている。夫々のレ ジスタＲＥＧの入力はまたチャンネルカウンタに１の出力にも接続されている。

前記同一構成の夫々の部分はめいめいのマークに反応するようになっている。し たがってｐａｒｔ’　はマークＯに反応し、Ｐａｒｔ“はマーク１に反応し、ｐ 　ａ　ｒ　ｔ　”はマーク２に反応する。

Ｐａｒｔ’　とＰａｒｔ”の夫々のフリップフロップＶの出力はアンドゲート＆ ０に接続され、ｐａｒｔ″とｐ　ａ　ｒ　ｔ　’の夫々のフリップフロップＶの 出力はアンドゲート＆１に、接続され、Ｐａｒｔ”’とＰａｒｔ’　の夫々のフ リップフロップの出力はアンドゲート＆２に接続されている。

第２ａ図の例によれば、走査したフレームからパターン０．２．Ｏが得られる。

Ｐａｒｔ’の比較器ＫＯはタイムスロットゼロのマークＯに反応し、その結果Ｐ ａｒｔ’のフリップフロップＶはセットされ、このタイムスロットのチャンネル の番地がメモリＳＯに書込まれる。ｐ　ａ　ｒ　ｔ　”’の比較器はタイムスロ ット１のマーク２に反応し、その結果Ｐ　ａ　ｒ　ｔ　’のフリップフロップＶ がセットされ、このタイムスロットのチャンネルの番地がメモリ＄２に書込まれ る（記憶される）。この結果、アンドゲート＆２の出力が１になる。Ｐａｒｔ’ 　の比較器はタイムスロット２のマークＯに反応して、このタイムスロットのチ ャンネルの番地がメモリＳＯに書込まれる（記憶される）。

こうして最初の命令がアンドゲート＆Ｏ，＆１．＆２の出力から供給される。ア ンドゲートの出力の他の組合せは別の命令を供給することになる。

第４図はまた影響を受けるチャンネルの遅延を等しくする等化装置ＵＯも示して いる。等化装置ＵＯはメモリＭ１を含み、このメモリＭ１は読取り装置ＡＯから 供給される命令を受ける。メモリＭ１の命令は選択器■５を介して読出される。

選択器Ｖ５はチャンネルカウンタに２により制御される。チャンネルカウンタに ２はチャンる。

等化装置ＵＯは命令位置りとＤとを有する選択器Ｖ６を含む。セレクタから入っ てくる線路は図ではＬｌと名付けである。選択器Ｖ４は通常ビットフローを線路 し２の方向に向けているが、マークされたチャンネルが線路Ｌ３の方向であると 識別される場合には、ビットフローは前述の読取り装置ＡＯに向けられる。

線路し２はＬ２’　とし２″とに枝分れする。２５６ビツトのレジスタを含むレ ジスタＲＥが線路し２″に接続されている。選択器Ｖ、　６は線路Ｌ３を線路Ｌ ２’　とし２″のいずれかに接続する。その決定は等化装置Ｕ○により行われる 。

等価装置ＡＯでつくられた出力ＡＯＩから供給される命令は既知の制御系により メモリＭ１（入力ＵＯ１）に転送される。メモリＭ１には出力ＡＯ１から供給さ れるもの（アンドゲート＆Ｏ−＆２の出力）に応じて命令が書込まれる。

もしすべてのアンドゲート＆Ｏ＆２がゼロにセットされているならば、すべての Ｉｎされるチャンネルに対してメモリＭ１には命令Ｄ（すなわち遅延なし）が書 込まれる。チャンネルの番地はＳｏ、Ｓｌ、Ｓ２に書かれている。もしゲート＆ ０が１にセットされていれば、メモルに対して、ＤがメモリＭ１に書込まれ、メ モリＳＯに記憶されている番地を有するすべてのチャンネルに対しにセットされ ていれば、メモリＳ２に記憶されている番地を有するすべてのチャンネルに対し てＤがメモリＭ１に書込まれ、メモリＳ１に記憶されている番地を有するメモリ ＳＯに記憶されている番地を有するすべてのチャンネルに対してＤがメモリＭ１ に書込まれ、メモリＳ２に記憶されている番地を有するすべてのチャンネルに対 してＤがメモリＭ１に書込まれる。

夫々のフレームの残りのタイムスロットの内容は命令位置りを経由してそのまま 通過してしまうから、遅延するのは広帯域接続に含まれる夫々のチャンネルの内 容だけである。

メモリＭ１に命令を与えた後、広帯域接続が形成されて、次に来るフレームはメ モリＭ１により線路が決定され、遅延レジスタＲＥをよけるか通るかいずれかに なる。

遅延レジスタＲＥは線路Ｌ２’　を経由してビットフローを１フレームの長さだ け遅らす勤らきをする。

以上説明した装置はセレクタ回路網に接続される端末装置に含ませるのに適して いる。双方向径路が交換網内に形成される場合には、端末装置は二倍になる。

本発明はこれまでの説明と実施例に限定されるものではない。請求の範囲の記Ｖ 、および本発明の思想の範囲内で修正例の実現が可能である。

Ｂ　Ａ 国際調査報告

Claims (7)

【特許請求の範囲】
1. １． パルス符号変調と時分割多重により動作する電気通信装置の交換網（Ｇ） に２チャンネル以上の接続を含む広帯域接続を形成する装置において、マーク記 入手段（Ｍ）が交換網の入力側に設けられていて、接続形成段階の間該手段は接 続チャンネルにより利用されるタイムスロツトに夫々の内容のマークを複数個の 連続するフレームで記入することと、マーク記入手段（Ｍ）は第１のフレーム内 の影響を受ける各タイムスロツトの内容に第１のマークを割当て、第２のフレー ム内の影響を受ける各タイムスロツトの内容に第２のマークを割当て、等等、こ のことを連続するフレームの数が交換網の最大時間偏差に等しくなるまで続け、 この偏差はフレームの数ブラス定数であることと、走査手段（Ａ０）が交換網の 出力側に設けられていて、該走査手段は前記マークにより形成されたパターンを 検出して、該パターンにより交換回路内の接続過程に起因する夫々のチャンネル の内容間の遅延を確定することと、走査手段（Ａ０）は等化手段（Ｕ０）を制御 し、該等化手段は接続形成段階後に例え相互遅延があつてもチヤンネル／タイム スロツトの内容が相互に同期した位置を回復することを確実にするためにチャン ネル内の遅延を等化することと、を特徴とする、交換網における広帯域接続形成 装置。
2. ２．　請求の範囲第２項記載の装置において、交換網における最大偏差ブラス前 記定数に相当するフレームの数は第１のフレーム群（Ａ）を形成し、その後に同 様な第２のフレーム群（Ｂ）等々が続くことを特徴とする、広帯域接続形成装置 。
3. ３．　請求の範囲第３項記載の装置において、マーク記入手段（Ｍ）は影響を受 けるタイムスロツトの内容に他のフレーム群にも同じマークを割当てることを特 徴とする、広帯域接続形成装置。
4. ４．　請求の範囲第１項記載の装置において、走査手段（Ａ０）は夫々のフレー ム内のマークを比較する比較手段（Ｋ０）を含み、該比較手段（Ｋ０）は等化手 段（Ｕ０）に含まれるメモリ（Ｍ１）との比較に反応して命令を供給するように なつていることを特徴とする、広帯域接続形成装置。
5. ５．　請求の範囲第５項記載の装置において、等化手段（Ｕ０）はビツトフロー 用径路として２本以上の並列径路（Ｌ２′，Ｌ２′′）を含み、第１の径路（Ｌ ２′′）は遅延がなく、第２の径路（Ｌ２′）は１フレーム長だけビツトフロー を遅延させる、等々のことと、等化手段（Ｕ０）は前記命令に反応して前記チャ ンネルの内容を別々の径路（Ｌ２′，Ｌ２′′）に導くようになつていることと を特徴とする、広帯域接続形成装置。
6. ６．　請求の範囲第１項記載の装置において、走査手段（Ａ０）は銘々のマーク を割当てられた部分（Ｐａｒｔ′Ｐａｒｔ′′，Ｐａｒｔ′′′）を含むことと 、該部分はゲート回路（＆０−＆２）を制御することと、前記等化手段（Ｕ０） に与えられる命令は該ゲート回路の出力によりつくられることとを特徴とする、 広帯域接続形成装置。
7. ７．　請求の範囲第７項記載の装置において、前記ゲート回路から出力される命 令はチヤンネルの番地と共に等化手段（Ｕ０）内のメモリ（Ｍ１）に転送可能で あり、該番地は検出されたときに夫々の部分（Ｐａｒｔ′，Ｐａｒｔ′′，Ｐａ ｒｔ′′′）に含まれるメモリ（Ｓ０，Ｓ１，Ｓ２）に記憶可能であることを特 徴とする、広帯域接続形成装置。