JPS6349955A - Memory checking device - Google Patents
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- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
Description
【発明の詳細な説明】
〔概 要〕
リードオンリメモリ等はそれが記憶している内容が目的
のプログラムであるか否かは、そのり一ドオンリメモリ
を例えばプロセッサボードからはずして読まなくてはな
らない。本発明はリードオンリメモリ内の特定アドレス
に特定値が格納されているかを判別して、目的のプログ
ラム等が格納されているリードオンリメモリであるかを
チェックするものであり、本発明によってリードオンリ
メモリの誤挿入や不良をただちに検出することができる
。[Detailed Description of the Invention] [Summary] In order to determine whether the contents stored in a read-only memory are the intended program, the read-only memory must be read by removing it from the processor board, for example. . The present invention determines whether a specific value is stored at a specific address in a read-only memory, and checks whether the read-only memory stores a target program or the like. Misinserted or defective memory can be detected immediately.
本発明はメモリを有する装置に係り、特にメモリの実装
ミスや不良等を検出するメモリチェック装置に関する。The present invention relates to a device having a memory, and more particularly to a memory check device for detecting mounting errors, defects, etc. of the memory.
マイクロプロセッサの発展により、各種の装置にマイク
ロプロセッサが用いられるようになった。With the development of microprocessors, microprocessors have come to be used in various devices.
マイクロプロセッサは当然ながら、各種装置を制御する
ためのプログラムを必要とする。Microprocessors naturally require programs to control various devices.
これらの制御するためのプログラムは一般的にリードオ
ンリメモリに格納され、例えばマイクロプロセッサが実
装されているボード上でそのマイクロプロセッサのパス
ラインに接続される。Programs for controlling these devices are generally stored in a read-only memory and connected to a pass line of the microprocessor on a board on which the microprocessor is mounted, for example.
前述したマイクロプロセッサを用いた装置においては、
目的の制allをするプログラムは各装置に対応してお
り、このプログラムを記憶する例えばリードオンリメモ
リも当然ながら装置に対応している。In the device using the aforementioned microprocessor,
A program for controlling all purposes corresponds to each device, and the read-only memory that stores this program naturally also corresponds to the device.
しかしながら、前述したプログラムを記憶するメモリは
、その書込んだ内容が異なっていても、あるいは書込み
ミスであっても外観からは判別することができない。However, even if the written contents of the memory storing the above-mentioned program are different or there is a writing error, it cannot be determined from the appearance.
一方、製造直後におけるチェックにおいて、製造した装
置が目的の動作をしない場合がある。これは断線等の論
理回路障害や、リードオンリメモリの不良や誤挿入によ
るリードオンリメモリのデータネ備による障害等によっ
て発生する。On the other hand, in checking immediately after manufacturing, the manufactured device may not operate as intended. This occurs due to a logic circuit failure such as a disconnection, a failure in the read-only memory due to a failure in the read-only memory, or a failure due to data failure in the read-only memory due to incorrect insertion.
前述した各種障害箇所を発見するため、従来では先ずリ
ードオンリメモリの内容をチェックしていた。このリー
ドオンリメモリのチェックは、リードオンリメモリを例
えばプロセッサボードからはずし、読取器などの装置を
用いて記憶しているデータが目的のプログラムであるか
を判別するものである。Conventionally, in order to discover the various failure points mentioned above, the contents of the read-only memory were first checked. This read-only memory check involves removing the read-only memory from, for example, a processor board, and using a device such as a reader to determine whether the stored data is the intended program.
このチェックには、リードオンリメモリに書込まれたプ
ログラム等のデータのリストが必要であるという問題を
有していた。また、リードオンリメモリの内容を読出す
ための読取装置を必要とするばかりか、このチェックを
行うために時間を必要とする問題を有していた。This check has a problem in that it requires a list of data such as programs written in the read-only memory. Furthermore, not only does it require a reading device to read the contents of the read-only memory, but it also requires time to perform this check.
本発明は上記従来の欠点に鑑み、メモリの取りはずしゃ
、読取装置での読出し、さらにはソースデータとの比較
を行わなくてもメモリをチェックするメモリチェック装
置を提供することを目的とする。SUMMARY OF THE INVENTION In view of the above conventional drawbacks, it is an object of the present invention to provide a memory check device that checks the memory without removing the memory, reading it with a reading device, or comparing it with source data.
第1図は本発明の機能ブロック図である。 FIG. 1 is a functional block diagram of the present invention.
1はチェックされるメモリ、2は前記メモリにアドレス
を加えるアドレス発生手段、3はアドレス発生手段2よ
り出力されるアドレス値に対応した前記メモリ1の記憶
データと特定値とを比較する比較手段である。1 is a memory to be checked; 2 is an address generation means for adding an address to the memory; 3 is a comparison means for comparing the data stored in the memory 1 corresponding to the address value outputted from the address generation means 2 with a specific value. be.
たとえば、電源投入時等に、前記アドレス発生手段2よ
りメモリ1にアドレス信号が加わる。このアドレス信号
はあらかじめ決められている特定アドレス値である。メ
モリ1が目的のメモリであるならば、このアドレス値で
指示される位置に特定のデータを記憶しているので、ア
ドレス発生手段2より加わったアドレス信号に対してメ
モリ1はそれに対応した記憶データを比較手段3に出力
する。比較手段3はメモリ1より出力される記憶データ
が特定のデータであるかを判別する。前記判別において
記憶データが特定のデータであるならば目的のメモリと
判断することができる。また、特定のデータと異なる場
合は、目的のメモリではない時や不良メモリ更には不良
書込み等の時であると判断できる。For example, when the power is turned on, an address signal is applied from the address generating means 2 to the memory 1. This address signal is a predetermined specific address value. If memory 1 is the target memory, specific data is stored in the location indicated by this address value, so in response to the address signal applied from address generation means 2, memory 1 will store the corresponding stored data. is output to the comparison means 3. The comparison means 3 determines whether the stored data output from the memory 1 is specific data. If the stored data is specific data in the above determination, it can be determined that the memory is the target memory. Further, if the data differs from specific data, it can be determined that the memory is not the intended memory, or the memory is defective, or there is defective writing.
以下、図面を用いて本発明の詳細な説明する。 Hereinafter, the present invention will be explained in detail using the drawings.
第2図は本発明の実施例の回路構成図である。FIG. 2 is a circuit diagram of an embodiment of the present invention.
アドレス発生器(ASET)11は特定の値のアドレス
信号5ADRを出力する回路であり、そのアドレス信号
5ADRはマルチプレクサ(MPXI)12の入力■2
に加わる。また、マルチプレクサ12の11には図示し
ないマイクロプロセッサ(CP U)のアドレス線に接
続され、プロセッサのアドレス信号ADR1が加わる。The address generator (ASET) 11 is a circuit that outputs an address signal 5ADR of a specific value, and the address signal 5ADR is input to the multiplexer (MPXI) 12.
join. Further, 11 of the multiplexer 12 is connected to an address line of a microprocessor (CPU) (not shown), and an address signal ADR1 of the processor is applied thereto.
マルチプレクサ12はこの2個のアドレス信号5ADR
。The multiplexer 12 receives these two address signals 5ADR.
.
ADR1を選択する回路である。This is a circuit that selects ADR1.
一方、マルチプレクサ(MPX2)13の入力I4には
“1″が図示しない回路より加わり、入力I 3にはマ
イクロプロセッサのリード制御線RDCIが接続されて
いる。制御回路(CONT)4はリードオンリメモリ5
のチェック制御のための各種制御信号を出力する回路で
あり、チェック動作以外の時にはマルチプレクサ12.
13の選択端子5ELI、5EL2に“0”の切換信号
CHEを出力している。この切換信号CHEが”0”の
時にはマルチプレクサ12.13はそれぞれ人力I+、
Tzに加わる信号を選択し出力する。マルチプレクサ1
2.13の出力はリードオンリメモリ (ROM)のア
ドレス入力ADRとリード制御人力RDCに加わってい
る。よって切換信号CHEが“0”の時には前述したマ
ルチプレクサ12.13は図示しないプロセッサ(CP
U)から加わるアドレス信号ADR1とリード制御信
号RDCIが入力する。On the other hand, "1" is applied to the input I4 of the multiplexer (MPX2) 13 from a circuit not shown, and the read control line RDCI of the microprocessor is connected to the input I3. The control circuit (CONT) 4 is a read-only memory 5
This circuit outputs various control signals for check control of the multiplexer 12.
A switching signal CHE of "0" is output to the 13 selection terminals 5ELI and 5EL2. When this switching signal CHE is "0", multiplexers 12 and 13 are operated manually by I+,
A signal applied to Tz is selected and output. Multiplexer 1
The output of 2.13 is applied to the read-only memory (ROM) address input ADR and the read control manual RDC. Therefore, when the switching signal CHE is "0", the multiplexers 12 and 13 described above are switched to the processor (CP
Address signal ADR1 and read control signal RDCI from U) are input.
またリードオンリメモリ5のデータ出力DOは図示しな
いプロセッサ(CP U)のデータバスに接続しており
、このデータバスを介してプロセッサ(CP U)から
加わったアドレス信号に対応したデータが出力される。The data output DO of the read-only memory 5 is connected to a data bus of a processor (CPU) not shown, and data corresponding to an address signal applied from the processor (CPU) is output via this data bus. .
例えばり−ドオンリメモリ5にプログラムが格納されて
いる場合には、プロセッサは順次リードオンリメモリの
内容を読出してそれを実行する。すなわち、制御回路4
より出力される切換信号CHEが“0゛の時にはマルチ
プレクサ12.13はプロセッサ(CP U)からの信
号を選択するので、一般的なプロセッサ回路におけるリ
ードオンリメモリの動作となる。For example, if a program is stored in the read-only memory 5, the processor sequentially reads the contents of the read-only memory and executes it. That is, the control circuit 4
When the switching signal CHE output from the multiplexer 12.13 is "0", the multiplexer 12.13 selects the signal from the processor (CPU), resulting in the operation of a read-only memory in a general processor circuit.
一方、制御回路4にはりセント信号RESETが加わっ
ている。リセット信号は電源投入時や図示しないマニュ
アルリセットスイッチの押下によってそのレベルは第2
図+a)に示すように1”となる。このリセット信号R
ESETが“1”となると制御回路4は前述した切換信
号CHEを“1”(第3図(e))とする。切換信号C
HEが“0″の時には前述したようにマルチプレクサ1
2.13はそれぞれアドレス信号ADR1とリード制御
信号RDC1を選択して、リードオンリメモリ5に出力
するが、切換信号CHEが“1”の時には、それぞれア
ドレス発生器11より出力されるアドレス信号5ADR
と1″を選択してリードオンリメモリ5に加える(第3
図(bl、 (cl)。リードオンリメモリ5はリード
制御人力RDCに“l”が加わると、マルチプレクサ2
より入力するアドレス信号ADR2(この時にはアドレ
ス信号S A DRを選択、第3図(b))で指示され
る記憶位置のデータを出力する。リードオンリメモリ5
には前述のアドレス信号5ADRで指示される記憶位置
には特定の値のデータが格納されている。リードオンリ
メモリ5のデータ出力はプロセッサCPUのデータバス
に接続されている他にさらに比較回路(CMP)6にも
加わっている。On the other hand, the control circuit 4 is supplied with a cent signal RESET. The reset signal changes to the second level when the power is turned on or when a manual reset switch (not shown) is pressed.
1” as shown in Figure +a).This reset signal R
When ESET becomes "1", the control circuit 4 sets the aforementioned switching signal CHE to "1" (FIG. 3(e)). Switching signal C
When HE is “0”, multiplexer 1
2.13 selects the address signal ADR1 and the read control signal RDC1 and outputs them to the read-only memory 5, but when the switching signal CHE is "1", the address signal 5ADR output from the address generator 11 respectively
and 1" and add it to read-only memory 5 (3rd
Figures (bl, (cl)).When "l" is added to the read control manual RDC, the read-only memory 5 is activated by the multiplexer 2.
Data at the storage location indicated by the input address signal ADR2 (address signal S ADR is selected at this time, FIG. 3(b)) is output. Read only memory 5
Data of a specific value is stored in the storage location indicated by the aforementioned address signal 5ADR. The data output of the read-only memory 5 is connected to the data bus of the processor CPU, and is also connected to a comparison circuit (CMP) 6.
データ発生器(DSET)7は前述したリードオンリメ
モリの特定位置すなわちアドレス信号5ADRで指示さ
れる位置のデータ(第3図(d))と同じデータを出力
する回路であり、この出力も比較回路6に加わっている
。The data generator (DSET) 7 is a circuit that outputs the same data as the data (FIG. 3(d)) at the specific position of the read-only memory, that is, the position indicated by the address signal 5ADR, and this output is also output from the comparison circuit. It has joined 6.
比較回路6は前述の2個のデータを比較する回路であり
、一致していない時にエラー信号ERR1を“1”とし
、一致している時に0″とする。The comparison circuit 6 is a circuit that compares the two pieces of data described above, and sets the error signal ERR1 to "1" when they do not match, and sets it to "0" when they match.
例えば、リードオンリメモリ5が目的のプログラム等を
記憶している場合には、アドレス信号5ADRが加わっ
た時、目的のデータがリードオンリメモリ5より出力さ
れるが、比較回路6からはエラー信号ERR1が“0”
として出力される。For example, when the read-only memory 5 stores a target program, etc., when the address signal 5ADR is applied, the target data is output from the read-only memory 5, but the error signal ERR1 is output from the comparison circuit 6. is “0”
is output as
しかしながら、目的のデータが格納されていない場合に
は、データ発生器7からはエラー信号ERR1が′″1
”として出力される。そして、このエラー信号ERRI
はアンドゲート8に加わる。However, if the target data is not stored, the data generator 7 outputs an error signal ERR1 of ``1''.
”.Then, this error signal ERRI
joins AND gate 8.
制御回路4は切換信号CHEを“1”とした後にゲート
信号DCHを1”とする(第3図(「))。The control circuit 4 sets the switching signal CHE to "1" and then sets the gate signal DCH to "1" (FIG. 3 ()).
ゲート信号DCHはアンドゲートに加わっているので、
この信号が“1”となった時には、比較回路6から出力
されるエラー信号ERRIのレベルがアンドゲートより
出力されることとなる。即ち、比較回路6においてデー
タ発生器から出力されるデータ5DATAとリードオン
リメモリ5より出力されるデータとが一致していなかっ
た時、エラー信号ERR1が“1”となってアンドゲー
トがらエラー信号ERR2として“1”が出力され(第
3図fh))、一致していた時には“0”が出力される
。Since the gate signal DCH is added to the AND gate,
When this signal becomes "1", the level of the error signal ERRI output from the comparator circuit 6 is output from the AND gate. That is, when the data 5DATA output from the data generator and the data output from the read-only memory 5 do not match in the comparator circuit 6, the error signal ERR1 becomes "1" and the error signal ERR2 is generated by the AND gate. If they match, "1" is output (FIG. 3 fh)), and when they match, "0" is output.
アンドゲートの出力はフリップフロップ(FF)9のセ
ント端子Sに接続されている。そして、制御回路4から
出力されるランプクリア信号LCLRがリセット端子R
に加わっている。フリップフロップ9のリセット端子R
に加わるランプクリア信号LCLRは、第3図(g)に
示すごとくゲート信号DCHが“1”となる前に“1″
となり、DCHが“l”となると同時に“0”となる。The output of the AND gate is connected to the cent terminal S of the flip-flop (FF) 9. Then, the lamp clear signal LCLR output from the control circuit 4 is applied to the reset terminal R.
Participating in Reset terminal R of flip-flop 9
The lamp clear signal LCLR applied to the gate signal becomes "1" before the gate signal DCH becomes "1" as shown in FIG. 3(g).
Therefore, it becomes "0" at the same time as DCH becomes "1".
よって、アンドゲート8を介して比較回路6の比較結果
が加わる前にクリップフロップ9をリセットしているの
で、エラー信号ERR1が“1″である時には、ゲート
信号DCHが1″でアンドゲート8の出力ERR2は1
″となってフリップフロップ9をセットする。尚、エラ
ー信号ERR1が“0”である時にはゲート信号DCH
が“1”となってもアンドゲート8の出力ERR2は′
0”であるのでクリップフロップ9はセットされない。Therefore, since the clip-flop 9 is reset before the comparison result of the comparator circuit 6 is added via the AND gate 8, when the error signal ERR1 is "1", the gate signal DCH is "1" and the output of the AND gate 8 is Output ERR2 is 1
'' and sets the flip-flop 9. Furthermore, when the error signal ERR1 is "0", the gate signal DCH
Even if becomes "1", the output ERR2 of the AND gate 8 is '
0'', the clip-flop 9 is not set.
フリップフロップ9の出力Q(ERR3)はアンプ(A
MP)10に接続されており、そのアンプ10の出力は
一端が接地されたランプ14に接続している。The output Q (ERR3) of the flip-flop 9 is output from the amplifier (A
MP) 10, and the output of the amplifier 10 is connected to a lamp 14 whose one end is grounded.
クリップフロップ9はセントされた時に出力Q(ERR
3、第3図(1))に“1”をまたリセットされた時に
は“O”を出力する。またアンプ10はフリップフロッ
プ9の出力Q (ERR3)が“1″の時にランプ14
を点燈し、0”の時には消したままの状態とする。よっ
て、比較回路6における比較結果即ちエラー信号ERR
Iが“l”の時にはクリップフロップ9がセットされて
ランプが点燈する。またその逆にエラー信号ERR1が
“0”の時にはランプを消したままの状態とする。Clip-flop 9 outputs Q (ERR
3. When "1" is reset again in FIG. 3(1)), "O" is output. Also, when the output Q (ERR3) of the flip-flop 9 is "1", the amplifier 10 outputs the lamp 14.
is turned on, and remains off when it is 0''. Therefore, the comparison result in the comparator circuit 6, that is, the error signal ERR
When I is "l", the clip-flop 9 is set and the lamp is turned on. Conversely, when the error signal ERR1 is "0", the lamp remains off.
エラー信号は、比較回路6においてその結果が一致して
いない即ち、リードオンリメモリ5の内容が目的のデー
タでない時は“1″となるので、ランプが点燈した時に
は、リードオンリメモリの誤挿入や書込みエラー等が発
生したことを表している。The error signal is "1" when the results in the comparison circuit 6 do not match, that is, when the contents of the read-only memory 5 are not the desired data, so when the lamp lights up, it indicates that the read-only memory was inserted incorrectly. This indicates that a write error has occurred.
以上の動作をまとめると、リセット信号“1”が加わっ
た直後から制御回路4はリードオンリメモリ5のチェッ
ク動作を開始し、目的のアドレス信号5ADRで指示さ
れるリードオンリメモリ5の内容を読出す。そして、デ
ータ発生器7の出力データ5DATAと比較し、−敗し
ている時にはクリップフロップ9がリセット状態のまま
となってランプは点燈しない。一致しない時にはフリッ
プフロップ9はセット状態となってランプが点燈する。To summarize the above operations, the control circuit 4 starts checking the read-only memory 5 immediately after the reset signal "1" is applied, and reads the contents of the read-only memory 5 specified by the target address signal 5ADR. . Then, it is compared with the output data 5DATA of the data generator 7, and if it is negative, the clip-flop 9 remains in the reset state and the lamp does not light up. When they do not match, the flip-flop 9 is set and the lamp is lit.
以上、本発明の実施例を用いて本発明の詳細な説明した
が、本発明はマイクロプロセッサにおけるリードオンリ
メモリに限らず、リードオンリメモリやプログラマブル
ロジソクアレイPLA等をを使用した回路でも同様に使
用することができる。The present invention has been described in detail using embodiments of the present invention, but the present invention is not limited to read-only memories in microprocessors, but can also be applied to circuits using read-only memories, programmable logic arrays PLA, etc. can be used.
また、リセット解除後にマイクロプロセッサが実行した
時に読出すスタートベクトルアドレスや実行開始によっ
て読出されるコマンド等を比較回路で比較することによ
っても、同様に使用することができる。Further, it can be similarly used by comparing the start vector address read out when the microprocessor executes execution after reset release, the command read out upon start of execution, etc. using a comparison circuit.
以上述べたように、本発明はリードオンリメモリの特定
領域に格納されているデータが特定のデータであるか否
かによって、目的のリードオンリメモリであるかを判別
するものであり、本発明によれば、メモリの取り外しや
、読取装置での続出し、さらにはソースデータとの比較
を行わなくてもメモリをチェックするメモリチェック装
置を得ることが可能となる。As described above, the present invention determines whether the read-only memory is a target read-only memory depending on whether or not the data stored in a specific area of the read-only memory is specific data. Accordingly, it is possible to obtain a memory check device that checks the memory without removing the memory, reading the data continuously in a reading device, or comparing the data with source data.
第1図は、本発明の機能ブロック図、
第2図は、本発明の実施例の回路構成図、第3図(a)
〜(11は、本発明の実施例のタイミングチャート図で
ある。
1・・・メモリ、
2・・・アドレス発生手段、
3・・・比較手段。
特許出願人 富士通株式会社
手続補正占動式)
昭和61年11月27日FIG. 1 is a functional block diagram of the present invention, FIG. 2 is a circuit configuration diagram of an embodiment of the present invention, and FIG. 3(a)
~ (11 is a timing chart diagram of an embodiment of the present invention. 1... Memory, 2... Address generation means, 3... Comparison means. Patent applicant: Fujitsu Limited Procedural Correction Interpretation) November 27, 1986
Claims (1)
手段(2)と、 該アドレス発生手段(2)より出力されるアドレス値に
対応した前記メモリ(1)の記憶データが加わり、特定
のデータと比較する比較手段(3)とを有することを特
徴としたメモリチェック装置。[Claims] Address generating means (2) for adding a specific address value to the memory (1), and storing data in the memory (1) corresponding to the address value output from the address generating means (2). A memory check device further comprising comparison means (3) for comparing with specific data.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61192899A JPS6349955A (en) | 1986-08-20 | 1986-08-20 | Memory checking device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61192899A JPS6349955A (en) | 1986-08-20 | 1986-08-20 | Memory checking device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6349955A true JPS6349955A (en) | 1988-03-02 |
Family
ID=16298828
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61192899A Pending JPS6349955A (en) | 1986-08-20 | 1986-08-20 | Memory checking device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6349955A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0430285A (en) * | 1990-05-25 | 1992-02-03 | Hitachi Ltd | Memory card |
-
1986
- 1986-08-20 JP JP61192899A patent/JPS6349955A/en active Pending
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