JPS6348155A - ゲ−トタ−ンオフサイリスタのオフゲ−ト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ｒ−｝ターンオフサイリスタ（以下，　ＧＴ
Ｏと略記する）のオフゲート回路に関する。

（従来の技術） ＧＴＯは自己消弧形スイッチング素子であり、そのゲー
ト・カソード間に逆電圧ノ４ルスを印加することでター
ンオフさせることができる。ＧＴＯをターンオフさせる
ためのオフゲート回路は、従来、第４図中に示すように
構成されていた。即ち、４１はＧＴｏ　、　４　２はＧ
ＴＯの負荷抵抗、４３はＧＴＯに主電流を供給するため
の主直流電源である。そして、オフゲート回路において
、４４はＧＴＯのグ−ト・カソード間に接続された抵抗
、４５はｙ　−ト配線のインダクタンス、４６および４
７は前記抵抗４４と共に直列回路を形成するオフゲート
直流電源および抵抗であり、この抵抗４７に並列にたと
えばＮチャネルのＭＯＳ　ＦＥＴ　（絶縁ゲート屋電界
効果トランジスタ）４８が接続され、そのゲートにオフ
ゲート制御）Ｊ？ルスが印加される。ここで、上記オフ
ゲート直流電源４６の電圧値は、一般にＧＴＯ４Ｊのグ
ー）−カソード間アバランシェ電圧より低い。

次に、上記ＧＴＯ４Ｊのターンオフ時の動作について第
５図を参照して説明する。ＭＯＳトランゾスタ４８のゲ
ート・ソース間にオフｒ−）制御ノ々ルス電圧が印加さ
れると、ＭＯＳ　）ランジスタ４８はそれまでのオフ状
態からオン状態になる。これによって、抵抗４７の両端
間がＭＯＳ　）ランゾスタ４８により短絡され、抵抗４
４の両端にそれまでよりも大きな電圧降下が生じ、ＧＴ
Ｏ４Ｊにオフゲート電流が流れてＧＴＯ４１のアノード
電流が流れなくなる。このとき、　ＧＴＯ４１のゲート
・カソード間には前記抵抗４４０両端電圧が印加される
が、ＧＴＯ４１にオフゲート電流が流れ九ときにインダ
クタンス４５に誘起された電圧か加わる。そして、オフ
ｆｆ−）制御パルス電圧が印加されなくなると、ＭＯＳ
　）ランジスタ４８はオフ状態になシ、オフゲート直流
電源４６の電圧が抵抗４４．４７により分圧され、抵抗
４４の両端電圧がＧＴＯ４Ｊのオフ期間のゲート・カソ
ード間の定常負バイアスとして与えられる。

上記動作において、オフゲート直流電源４６の電源電圧
がＧＴＯ４１のゲート・カソード間アバランシェ電圧よ
り低いので、ゲート・カソード間接合の逆回復後には、
ゲートにｕ　ＧＴＯ４Ｊの残留キャリア分の電流とゲー
ト配線のインダクタンス４５に蓄積されたエネルギ分の
電流しか流れず、ゲート電流は第５図中に示すような波
形になる。

なお、オフｆｆ−）制御ノｆルス電圧の時間幅は。

ＧＴＯのゲートターンオフ時間とテイル時間とを加入 えモ時間以上である。

ところで、　ＧＴＯのピークターンオフ電流（ターンオ
フ可能なアノード電流）は、一般にオフゲート電流上昇
率が高いほど大きく、上記ピークターンオフ電流Ｉ！。

３Ｍ対オフゲート電流上昇率ｄＩＲＧ／ｄｔ特性の一例
を第６図に示している。したがりて、ピークターンオフ
電流を大きくするためには、前記ｒ−）配線のインダク
タンス４５を小さくしてオフゲート電流上昇率を高くす
る必要がある。

然るに、上記インダクタンス４５をあまり小さくすると
、以下に述べるような問題がある。前記オフゲート直流
電源４６の直流電圧がＧＴＯ４１のゲート会カソード間
アバランシェ電圧より低い場合は、ＧＴＯ４１のターン
オフのフォール（下降）期間中に、回復してくるｒ−ト
逆電圧によりてオフゲート電流が急激に減衰する。この
時点でのオフゲート電流の低下は、ＧＴＯ内部での電流
集中を招き、ピークターンオフ電流を低下させることに
なる。上記フォール期間中に電流集中を招かないように
するためには、フォール期間中は積極的にアバランシェ
させて十分なオフゲート電流を流す必要があシ、そのた
めにはゲート配線のインダクタンス４５を大きくして電
流源としての作用を強くする必要がある。以上に述べた
理由により、第４図に示したような従来のオフｆ−）回
路では、ＧＴＯのターンオフ能力を最大限に引き出すこ
とができない。

一方、オフゲート直流電源４６の電源電圧をＧＴＯ４１
のゲート・カソード間アバランシェ電圧より高くしてオ
フゲート制御／４’ルス電圧印加中はずりとアバランシ
ェブレークオーバさせるオフゲート回路が知られている
。このオフゲート回路におけるオフゲート制御動作時の
各部動作波形を第７図に示している。この動作波形を第
５図に示した動作波形と比べると、オフｒ−）電流上昇
率を十分に高くでき、且つターンオフ動作の７オ一ル期
間中にオフゲート電流が減衰することはないが、ゲート
逆回復後にもオフゲート制御ノｆルス電圧が印加されな
くなるまでの間に必要以上のオフゲート電流が流れるの
で、ゲート部の電力損失が太きくｔｘＤ、７パランシ工
プレークオーパ期間が長いのでグー）ｐｎ接合の劣化を
促進することになると＝６− いう問題がある。

（発明が解決しようとする問題点） 本発明は、上記したようにオフゲート直流電源の電源電
圧の設定値に応じてＧＴＯのターンオフ能力を最大限に
引き出せない、またはＧＴＯのターンオフ時のアバラン
シェ期間が長くて逆ゲート損失が大きくなるという問題
点を解決すべくなされたもので、　ＧＴＯのターンオフ
能力を最大限に発揮させると共にターンオフ時のアバラ
ンシェブレークオーバ期間が短かくて逆ｆ−ト損失の少
ないゲートターンオアサイリスタのオフゲート回路を提
供することを目的とする。

［発明の構成コ （問題点を解決するための手段） 本発明のＧＴＯのオフゲート回路は、　ＧＴＯのターン
オフ期間の前半と後半とでＧＴＯのゲート・カソード間
アバランシェ電圧より高い電圧と低い電圧とを切）換え
てゲートに印加するようにしてなることを特徴とする。

（作用） ターンオフ期間の前半においては、ゲート印加電圧が高
いので、ターンオフのフォール期間中にオフゲート電流
が減衰することはなく、ピークターンオフ電流が低下す
ることなく、ＧＴＯのターンオフ能力は最大限に引き出
される。また、ターンオフ期間の後半においては、ゲー
ト印加電圧が低いので、ゲート逆回復後に必要以上のオ
フｒ　−ト電流が流れることはなく、ゲート部の電力損
失が少なく、アバランシェブレークオーバ期間が短かい
のでグー）　ｐｎ接合の劣化は抑制される。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図において、１１はＧＴｏ　、　１２はＧＴＯの負
荷抵抗、１３はＧＴＯに主電流を供給するための主直流
電源である。そして、オフ１’−ト回路は、上記ＧＴＯ
ＪＪのゲート・カソード間アバランシェ電圧よプ高い電
圧値を有するＭｌのオフゲート直流電源１４と、この直
流電源１４の正極端と負極端との間に直列に接続された
第１の抵抗１５およびたとえばＮチャネルのＭＯＳトラ
ンジスタ１６と、前記ＧＴＯ１１のｆ−）−カソード間
アバランシェ電圧より低い電圧値を有し、その正極端が
前記第１のオフゲート直流電源１４の正極端に接続され
た第２のオフゲート直流電源１７と、前記第１の抵抗１
５およびＭＯＳ　）ランソスタ１６の直列接続点および
上記第２のオフゲート直流電源１７の負極端との間に直
列に接続されたダイオード１８およびＮＰＮ形トランゾ
スタ１９と、このＮＰＮ形トランゾスタ１９のコレクタ
・エミッタ間に並列接続された第２の抵抗２０と、ＧＴ
Ｏ１１のゲート配線のインダクタンス２ノとからなる。

そして、前記ＭＯ８）ランジスタ１６のゲート・ソース
間には、ＧＴＯ１１のターンオフ期間の前半（フォール
期間完了までおよびフォール期間完了後しばらくの期間
）に対応する時間幅を有するオフゲート制御パルス電圧
がオフｆ−）制御開始時に与えられ、前記ＮＰＮ形トラ
ンジスタ１９０ベースにはＧＴＯＩ　Ｊのターンオフ期
間の全期間に対応する時間幅を有するオフｒ−）制御ノ
ｆルス電流がオフｒ−）制御開始時に与えられる。

次に、上記ＧＴＯＪ　２のターンオフ時の動作について
第２図を参照して説明する。ｙｊＱＳトランノスタ１６
のゲート・ソース間にオフゲート制御ノ４ルス電圧が印
加されると、ＭＯＳ　ｈランゾスタ１６はそれまでのオ
フ状態からオン状態になる。これによって、餓１の抵抗
１５に電流が流れ、この抵抗１５の両端に第１のオフゲ
ート直流電源１４の電圧が生じ、　ＧＴＯ１１にオフゲ
ート電流が流れてＧＴＯＩ　Ｊの７ノード電流が流れな
くなる。この場合、ゲート印加電圧がアバランシェ電圧
より高い。

上記オフ５”−ト制御ノ４ルス電圧が印加されなくなっ
たとき、ＮＰＮ形トランゾスタ１９はオフｒ−）制御パ
ルス電流がゲートに印加されているのでオン状態になシ
、第１の抵抗１５の両端に第２のオフゲート直流電源１
７の電圧が生じる。この場合、ゲート印加電圧がアバラ
ンシェ電圧より低い。そして、上記オフゲート制御パル
ス電流が印加されなくなったとき、　ＮＰＮ形トランゾ
スタ１９はオフｌＯ− 状態になり、第２のオフゲート直流電源１７の電圧が抵
抗１５．２０により分圧され、抵抗１５の両端電圧がＧ
ＴＯＪ　１のオフ期間のｒ−）・カソード間の定常負バ
イアスとして与えられる。

上記オフゲート回路によれば、　ＧＴＯのターンオフ期
間の前半は、ゲート印加電圧がゲート・カソード間アバ
ランシェ電圧より高く、ターンオフの７オ一ル期間中に
オンゲート電流が減衰することはなく、ピークターンオ
フ電流が低下することな（、ＧＴＯのターン第２能力は
最大限に引き出される。また、ターンオフ期間の後半に
は、ゲート印加電圧がゲート・カソード間アバランシェ
電圧より低く、ゲート逆回復後に必要以上のオフゲート
電流が流れることはなく、ゲートにはＧＴＯの残留キャ
リア分の電流しか流れず、ゲート部の電力損失が少なく
、アパランシェゾレークオーパ期間カ短いのでグー）　
ｐｎ接合の劣化を促進することはない。

なお、前記第２のオフゲート直流電源１７として、１ｍ
３図に示すように、第１のオフゲート直流電源１４の両
端間にツェナーダイオード３１および抵抗３２の直列回
路を接続すると共に、上記ツェナーダイオード３１の両
端間に平滑用コンデンサ３３を接続することによって実
現してもよい。

また、本発明は、上記実施例のようにＧＴＯのゲート・
カソード関アバランシェ電圧より高い電圧の直流電源を
具備した第１のスイッチング回路と、上記アバランシェ
電圧よル低い電圧の直流電源を具備した第２のスイッチ
ング回路とをターンオフ期間の前半と後半とで切り換え
て使用することに限らず、要は、ターンオフ期間の前半
と後半とでＧＴＯのゲート印加電圧をアバランシェ電圧
より高い電圧と低い電圧とに切）換えるようにすればよ
い。

［発明の効果コ 上述したように本発明のＧＴＯのオフゲート回路によれ
ば、　ＧＴＯのターンオフ能力を最大限に発揮させるこ
とができ、アバランシェブレークオーバ期間が短かくて
逆ゲート損失が少なく、ゲートｐｎ接合の劣化を抑制で
きるなどの効果が得られる。

【図面の簡単な説明】

第１図は本発明のＧＴＯのオフゲート回路の一実施例を
示す回路図、第２図は第１図のＧＴＯのターンオフ動作
時の各部信号波形を示す図、第３図は第１図の回路の変
形例を示す回路図、第４図は従来のＧＴＯのオフゲート
回路を示す回路図、第５図は第４図中の直流電源電圧が
ＧＴＯのゲート・カソード間アバランシェ電圧より低い
場合におけるＧＴＯのターンオフ動作時の各部信号波形
を示す図、＃！６図はＧＴＯのオフゲート電流上ＭＡ刈
２−クターンオフ電流特性の一例を示す図、第７図は第
４図中の直流電源電圧がＧＴＯのゲート・カソード間ア
バランシェ電圧より高い場合におけるＧＴＯのターンオ
フ動作時の各部信号波形を示す図である。 １１・・・Ｇ’Ｒ０，１４・・・第１のオフゲート直流
電源、１５．２０・・−握抗、１６・・・ＭＯＳ　）ラ
ンジスタ、１７・・・第２のオフゲート直流電源、１８
・・・ダイオード、１９…ＮＰＮ形トランジスタ％２１
・・・インダクタンス、３１・・・ツェナーダイオード
、３２・・・抵抗、３３・・・コンデンサ。 第１図 第２図 ／Ｔ 第４図 第５図 オフゲート電源上昇率 第６図 オフゲート制御パルス 第７図

Claims (3)

【特許請求の範囲】
1. （１）ゲートターンオフサイリスタのオフゲート回路に
   おいて、上記ゲートターンオフサイリスタのターンオフ
   期間の前半と後半とで上記ゲートターンオフサイリスタ
   のゲート・カソード間アバランシェ電圧より高い電圧と
   低い電圧とを切り換えてゲートに印加するようにしてな
   ることを特徴とするゲートターンオフサイリスタのオフ
   ゲート回路。
2. （２）前記アバランシェ電圧より高い電圧の直流電源を
   具備した第１のスイッチング回路と、前記アバランシェ
   電圧より低い電圧の直流電源を具備した第２のスイッチ
   ング回路とを有し、これらのスイッチング回路により前
   記ゲートの電圧を印加するようにしてなることを特徴と
   する前記特許請求の範囲第１項記載のゲートターンオフ
   サイリスタのオフゲート回路。
3. （３）前記第１のスイッチング回路の直流電源から電圧
   が与えられるツェナーダイオードおよびコンデンサを用
   いて第２のスイッチング回路の直流電源を構成してなる
   ことを特徴とする前記特許請求の範囲第２項記載のゲー
   トターンオフサイリスタのオフゲート回路。