JPS6347812A - スリ−プモ−ド制御装置 - Google Patents
スリ−プモ−ド制御装置Info
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- JPS6347812A JPS6347812A JP61190550A JP19055086A JPS6347812A JP S6347812 A JPS6347812 A JP S6347812A JP 61190550 A JP61190550 A JP 61190550A JP 19055086 A JP19055086 A JP 19055086A JP S6347812 A JPS6347812 A JP S6347812A
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- processor
- program
- memory
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- 230000015654 memory Effects 0.000 claims abstract description 38
- 238000000034 method Methods 0.000 description 24
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003936 working memory Effects 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Power Sources (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
プロセッサにスリープモードを設けて、動作しない時に
はスリープ状態にして低消費電力化を計っても、プログ
ラムを格納しているメモリの電源をオフとすることはで
きない。本発明は、スリープ状態に入る前に、プロセッ
サ内のランダムアクセスメモリに電源オフを制御するプ
ログラムと、スリーププログラムを格納してそれを実行
することにより、プログラムを格納しているメモリの電
源をオフとすることを可能としている。
はスリープ状態にして低消費電力化を計っても、プログ
ラムを格納しているメモリの電源をオフとすることはで
きない。本発明は、スリープ状態に入る前に、プロセッ
サ内のランダムアクセスメモリに電源オフを制御するプ
ログラムと、スリーププログラムを格納してそれを実行
することにより、プログラムを格納しているメモリの電
源をオフとすることを可能としている。
本発明はコンピュータシステムに係り、特にスリープモ
ードを有するプロセッサにおけるスリープモード制御装
置に関する。
ードを有するプロセッサにおけるスリープモード制御装
置に関する。
マイクロプロセッサの発展によって、各種装置にプロセ
ッサが使用されるようになった。特にプロセッサのＩＣ
が０ＭＯ３化されたことによって、電池によって動作す
る装置にもプロセッサが使用されている。
ッサが使用されるようになった。特にプロセッサのＩＣ
が０ＭＯ３化されたことによって、電池によって動作す
る装置にもプロセッサが使用されている。
一般的に前述の電池によって動作する装置においては、
電池の消耗を防止するため、制御を必要としない時には
、自動的に電源をオフとし、低消費電力化を計っている
。
電池の消耗を防止するため、制御を必要としない時には
、自動的に電源をオフとし、低消費電力化を計っている
。
前述した低消費電力化を行う方法として、スリープモー
ドを有するプロセッサが多く用いられている。スリープ
モードとは、プロセッサがスリープ命令を実行した時に
、プロセッサの動作を停止するモードである。なお、こ
の時プロセッサ内のレジスタや内蔵ＲＡＭ （ランダム
アクセスメモリ）の内容は変化しないように制御されて
いる。
ドを有するプロセッサが多く用いられている。スリープ
モードとは、プロセッサがスリープ命令を実行した時に
、プロセッサの動作を停止するモードである。なお、こ
の時プロセッサ内のレジスタや内蔵ＲＡＭ （ランダム
アクセスメモリ）の内容は変化しないように制御されて
いる。
このスリープモードを用いて、制御動作を必要としない
時には、プロセッサは入出力回路やＲＡＭの電源をオフ
とした後、スリープ命令を実行している。この動作によ
って入出力回路やＲＡＭ等の電源がオフとなるとともに
、プロセッサ内の動作が停止して、電力の消耗が防止さ
れる。
時には、プロセッサは入出力回路やＲＡＭの電源をオフ
とした後、スリープ命令を実行している。この動作によ
って入出力回路やＲＡＭ等の電源がオフとなるとともに
、プロセッサ内の動作が停止して、電力の消耗が防止さ
れる。
前述したプロセッサのスリープモードにおいて、スリー
プ命令を実行する時には、このスリープ命令を記憶して
いるメモリから、スリープ命令を読出さなくてはならな
いため、プログラムが格納されているメモリの電源を、
入出力回路の電源をオフとする時に同時にオフとするこ
とはできなかった。なぜならば、スリープ命令を実行す
る前にメモリの電源をオフとすると、スリープ命令をメ
モリから読出すことができないため、プロセッサが暴走
等してしまうからである。このため、プロセッサがスリ
ープ状態になっても、プログラムを格納しているメモリ
には電力が供給されつづけており、無駄な電力を消費し
ていた。
プ命令を実行する時には、このスリープ命令を記憶して
いるメモリから、スリープ命令を読出さなくてはならな
いため、プログラムが格納されているメモリの電源を、
入出力回路の電源をオフとする時に同時にオフとするこ
とはできなかった。なぜならば、スリープ命令を実行す
る前にメモリの電源をオフとすると、スリープ命令をメ
モリから読出すことができないため、プロセッサが暴走
等してしまうからである。このため、プロセッサがスリ
ープ状態になっても、プログラムを格納しているメモリ
には電力が供給されつづけており、無駄な電力を消費し
ていた。
従来では、プログラムを格納しているメモリを０ＭＯ３
で構成する等して低消費電力化を行っているが、メモリ
の電源をオフとした時と比べ、はるかに消費する電力は
多く、さらに低消費電力化することは困難であった。
で構成する等して低消費電力化を行っているが、メモリ
の電源をオフとした時と比べ、はるかに消費する電力は
多く、さらに低消費電力化することは困難であった。
本発明は上記従来の欠点に鑑み、スリープ時にはメモリ
の電源をオフとして低消費電力とするスリープモード制
御装置を提供することを目的とする。
の電源をオフとして低消費電力とするスリープモード制
御装置を提供することを目的とする。
第１図は本発明の原理ブロック図である。
第１図において、ｌはランダムアクセスメモリ２を有す
るプロセッサ、５は前記プロセッサに接続されており前
記プロセッサ１が実行するプログラムを記憶する外部メ
モリ、４は前記外部メモリに電力を供給する電源制御回
路である。
るプロセッサ、５は前記プロセッサに接続されており前
記プロセッサ１が実行するプログラムを記憶する外部メ
モリ、４は前記外部メモリに電力を供給する電源制御回
路である。
［作 用〕
通常は、プロセッサ１は外部メモリ３に格納されている
プログラムを命令単位で読出して順次実行する。そして
、スリープモードとなるときには、プロセッサ１は、電
源制御回路４を制御して外部メモリ３への電力の供給を
停止するプログラムとスリープ命令を有するプログラム
とを外部メモリ３より読出してランダムアクセスメモリ
２に格納するとともに実行する。この実行によってまず
外部メモリ３への電力の供給が停止し、続いてプロセフ
す１がスリープ状態となる。
プログラムを命令単位で読出して順次実行する。そして
、スリープモードとなるときには、プロセッサ１は、電
源制御回路４を制御して外部メモリ３への電力の供給を
停止するプログラムとスリープ命令を有するプログラム
とを外部メモリ３より読出してランダムアクセスメモリ
２に格納するとともに実行する。この実行によってまず
外部メモリ３への電力の供給が停止し、続いてプロセフ
す１がスリープ状態となる。
以下、図面を用いて本発明の詳細な説明する。
第２図は本発明の実施例の回路構成図である。
プロセッサ（ＣＰＵ）５は内蔵ランダムアクセスメモリ
６を有している。このプロセッサ５と内蔵ランダムアク
セスメモリ６は図示しない電源例えば電池に接続されて
おり、この電源から供給される電力によって動作する。
６を有している。このプロセッサ５と内蔵ランダムアク
セスメモリ６は図示しない電源例えば電池に接続されて
おり、この電源から供給される電力によって動作する。
一方プロセッサ５のパスラインにはリードオンリメモリ
７、ランダムアクセスメモリ８、入出力制御回路９が接
続されている。
７、ランダムアクセスメモリ８、入出力制御回路９が接
続されている。
プロセッサ２が通常動作をしている時にはこれらのリー
ドオンリメモリ７、ランダムアクセスメモリ８、入出力
制御回路９には電源制御回路１０を介して図示しない電
源からの電力が供給される。
ドオンリメモリ７、ランダムアクセスメモリ８、入出力
制御回路９には電源制御回路１０を介して図示しない電
源からの電力が供給される。
第３図は本発明の実施例の動作フローチャートである。
本発明の実施例（第２図）の回路の電源がオン（ＰＯＷ
ＯＮ）となると、プロセッサはイニシャル処理Ｓ１
を実行する。このイニシャル処理Ｓ１とは例えばスタン
ク領域の設定や、ランダムアクセスメモリ８へのデータ
のイニシャルセット、さらには入出力制御回路９を介し
ての図示しない入出力回路のイニシャル処理である。こ
の処理Ｓ１が終了すると、次には通常の一連の処理Ｓ２
を実行する。たとえば入出力制御回路９より加わる信号
を処理して入出力制御回路９を介して図示しない装置等
に出力する処理である。なおランダムアクセスメモリ８
はこの処理のワーキングメモリとして使用される。さら
に処理Ｓ２は例えば複数の処理であり、１回の処理の終
了後でも再度他の処理を行う必要が発生する場合もある
ので、次には処理の終了判別Ｓ３を行う。そして、さら
に処理の必要があるすなわち処理がまだ終了していない
（Ｎｏ）時には再度処理Ｓ２を実行する。
ＯＮ）となると、プロセッサはイニシャル処理Ｓ１
を実行する。このイニシャル処理Ｓ１とは例えばスタン
ク領域の設定や、ランダムアクセスメモリ８へのデータ
のイニシャルセット、さらには入出力制御回路９を介し
ての図示しない入出力回路のイニシャル処理である。こ
の処理Ｓ１が終了すると、次には通常の一連の処理Ｓ２
を実行する。たとえば入出力制御回路９より加わる信号
を処理して入出力制御回路９を介して図示しない装置等
に出力する処理である。なおランダムアクセスメモリ８
はこの処理のワーキングメモリとして使用される。さら
に処理Ｓ２は例えば複数の処理であり、１回の処理の終
了後でも再度他の処理を行う必要が発生する場合もある
ので、次には処理の終了判別Ｓ３を行う。そして、さら
に処理の必要があるすなわち処理がまだ終了していない
（Ｎｏ）時には再度処理Ｓ２を実行する。
処理Ｓ３は、例えば処理Ｓ２において特定時間内に目的
の処理を終了し、その間に入出力制御回路９から再度何
らかの処理要求が加わったか否かをを判別する処理であ
る。この処理要求が加わっている時には、判別Ｓ３で処
理が終了していない（Ｎｏ）として再度処理Ｓ２より実
行する。
の処理を終了し、その間に入出力制御回路９から再度何
らかの処理要求が加わったか否かをを判別する処理であ
る。この処理要求が加わっている時には、判別Ｓ３で処
理が終了していない（Ｎｏ）として再度処理Ｓ２より実
行する。
処理が終了しくＹＥＳ）、以後に続行する処理が必要な
い時には、次にはリードオンリメモリ７に格納されてい
る特定のプログラムをプロセッサ５内の内蔵ランダムア
クセスメモリ６にロードする処理Ｓ４を行う。この特定
のプログラムとは電源制御回路１０にパワーオフ信号を
出力するプログラムと、スリープ命令プログラムである
。この処理Ｓ４内にはロード後にロードしたプログラム
を実行する命令を有しており、ロード終了後に次には電
源制御回路１０に対し、パワーオフ信号を出力する処理
Ｓ５を実行する。プロセッサ５はパワーオフ信号（ＰＯ
Ｗ ０ＦＦ）を電源制御回路工０に加える制御端子を
有し、前述した処理Ｓ５を実行すると、この制御端子を
介してパワーオフ信号が電源制御回路１０に加わり、電
源制御回路１０は図示しない電池等より加わる電力をリ
ードオンリメモリ７、ランダムアクセスメモリ８、入出
力制御回路９に対し電力の供給を断とする。そして次に
スリープ命令を実行（Ｓ６）Ｌ、プロセッサ５はスリー
プ状態となる。従来では、スリープ命令を実行するとき
に、プログラムを格納しているリードオンリメモリ７の
電源を断とすることはできないが、本発明の実施例にお
いては、処理Ｓ４において、予めプロセッサ５内の内蔵
ランダムアクセスメモリ６に、処理Ｓ５．Ｓ６で実行す
べきプログラムを格納しているので、リードオンリメモ
リ７の電源を断とすることが可能となる。
い時には、次にはリードオンリメモリ７に格納されてい
る特定のプログラムをプロセッサ５内の内蔵ランダムア
クセスメモリ６にロードする処理Ｓ４を行う。この特定
のプログラムとは電源制御回路１０にパワーオフ信号を
出力するプログラムと、スリープ命令プログラムである
。この処理Ｓ４内にはロード後にロードしたプログラム
を実行する命令を有しており、ロード終了後に次には電
源制御回路１０に対し、パワーオフ信号を出力する処理
Ｓ５を実行する。プロセッサ５はパワーオフ信号（ＰＯ
Ｗ ０ＦＦ）を電源制御回路工０に加える制御端子を
有し、前述した処理Ｓ５を実行すると、この制御端子を
介してパワーオフ信号が電源制御回路１０に加わり、電
源制御回路１０は図示しない電池等より加わる電力をリ
ードオンリメモリ７、ランダムアクセスメモリ８、入出
力制御回路９に対し電力の供給を断とする。そして次に
スリープ命令を実行（Ｓ６）Ｌ、プロセッサ５はスリー
プ状態となる。従来では、スリープ命令を実行するとき
に、プログラムを格納しているリードオンリメモリ７の
電源を断とすることはできないが、本発明の実施例にお
いては、処理Ｓ４において、予めプロセッサ５内の内蔵
ランダムアクセスメモリ６に、処理Ｓ５．Ｓ６で実行す
べきプログラムを格納しているので、リードオンリメモ
リ７の電源を断とすることが可能となる。
プロセッサ５のスリープ状態は、ノンマスカブルインク
ラブドＮＭＩあるいはシステムリセントでスリープ状態
から実行状態にもどる。例えばノンマスカブルインクラ
ブドＮＭＩが本発明の実施例に加わると、ノンマスカブ
ルインクラブドＮＭＩは電源制御回路１０に電源オン信
号（Ｐ ０ＷＯＮ）として入力する。この入力によって
電源制御回路１０はリードオンリメモリ７、ランダムア
クセスメモリ８、入出力制御回路９に対し、電力を供給
する。
ラブドＮＭＩあるいはシステムリセントでスリープ状態
から実行状態にもどる。例えばノンマスカブルインクラ
ブドＮＭＩが本発明の実施例に加わると、ノンマスカブ
ルインクラブドＮＭＩは電源制御回路１０に電源オン信
号（Ｐ ０ＷＯＮ）として入力する。この入力によって
電源制御回路１０はリードオンリメモリ７、ランダムア
クセスメモリ８、入出力制御回路９に対し、電力を供給
する。
一方、ノンマスカブルインクラブドＮＭＩはプロセッサ
５にも加わっており、プロセッサ５はノンマスカブルイ
ンクラブドＮＭＩが加わった時に実行すべきプログラム
を実行する。本発明の実施例においては、プロセッサ５
は例えばノンマスカブルインクラブドＮＭＩに対し、Ｒ
ＯＭ内に記憶されているそのスタートベクタを参照して
実行する。このスタートベクタが前述したノンマスカブ
ルインクラブドＮＭＩに対する処理のスタートアドレス
である。
５にも加わっており、プロセッサ５はノンマスカブルイ
ンクラブドＮＭＩが加わった時に実行すべきプログラム
を実行する。本発明の実施例においては、プロセッサ５
は例えばノンマスカブルインクラブドＮＭＩに対し、Ｒ
ＯＭ内に記憶されているそのスタートベクタを参照して
実行する。このスタートベクタが前述したノンマスカブ
ルインクラブドＮＭＩに対する処理のスタートアドレス
である。
すなわち、外部よりノンマスカブルインクラブドＮＭＩ
が外部信号として加わった時には、電源制御回路１０が
電源の供給を開始するとともに、プロセッサ５はスリー
プ状態が解除され（Ｓ７）、スリープ状態が解除された
時に実行すべきイニシャル処理Ｓ８を実行した後、スリ
ープ状態となる前の通常の一連の処理Ｓ２を再度実行す
る。
が外部信号として加わった時には、電源制御回路１０が
電源の供給を開始するとともに、プロセッサ５はスリー
プ状態が解除され（Ｓ７）、スリープ状態が解除された
時に実行すべきイニシャル処理Ｓ８を実行した後、スリ
ープ状態となる前の通常の一連の処理Ｓ２を再度実行す
る。
前述した動作において、電源制御回路１０に対し加わる
パワーオン信号とプロセッサ５に加わるインクラブドす
なわちノンマスカブルインクラブドＮＭＩとは同時に加
わる。一般的に電源制御回路１０の立上りは遅いので、
プロセッサ５がノンマスカブルインクラブドＮＭＩに対
する処理を実行開始した時は、リードオンリメモリ７が
立上っていない時がある。これを防止するには、例えば
プロセッサ５に加わるノンマスカブルインクラブ１−Ｎ
ＭＩを、パワーオン信号が加わってリードオンリメモリ
７が立上った後に、加えるようにする。
パワーオン信号とプロセッサ５に加わるインクラブドす
なわちノンマスカブルインクラブドＮＭＩとは同時に加
わる。一般的に電源制御回路１０の立上りは遅いので、
プロセッサ５がノンマスカブルインクラブドＮＭＩに対
する処理を実行開始した時は、リードオンリメモリ７が
立上っていない時がある。これを防止するには、例えば
プロセッサ５に加わるノンマスカブルインクラブ１−Ｎ
ＭＩを、パワーオン信号が加わってリードオンリメモリ
７が立上った後に、加えるようにする。
以上、述べたように、本発明は、プロセッサがスリープ
状態となる時に同時にプログラムを格納しているメモリ
の電源をオフとできるので、本発明によれば、スリープ
状態におけるメモリの電源をオフとして低消費電力とし
たスリープモード制御装置を得ることができる。
状態となる時に同時にプログラムを格納しているメモリ
の電源をオフとできるので、本発明によれば、スリープ
状態におけるメモリの電源をオフとして低消費電力とし
たスリープモード制御装置を得ることができる。
第１図は本発明の原理ブロック図、
第２図は本発明の実施例の回路構成図、第３図は本発明
の実施例の動作フローチャートである。 １・・・プロセッサ、 ２・・・ランダムアクセスメモリ、 ３・・・外部メモリ、 ４・・・電源制御回路。 特許出願人 富士通機電株式会社 本栴拘阿の原理７゛ロック図 第１図 雄馴の大施伊ｊの回発構爪図 第２図
の実施例の動作フローチャートである。 １・・・プロセッサ、 ２・・・ランダムアクセスメモリ、 ３・・・外部メモリ、 ４・・・電源制御回路。 特許出願人 富士通機電株式会社 本栴拘阿の原理７゛ロック図 第１図 雄馴の大施伊ｊの回発構爪図 第２図
Claims (1)
- 【特許請求の範囲】 プログラムを記憶する外部メモリ（３）と、前記外部メ
モリ（３）に電力を供給する電源制御回路（４）と、 ランダムアクセスメモリ（２）を内蔵し、スリープモー
ドとなるときに、前記電源制御回路（４）を制御して前
記外部メモリ（３）への電力の供給を停止するプログラ
ムと、スリープ命令を有するプログラムとを前記外部メ
モリ（３）より読出して、前記ランダムアクセスメモリ
（２）に記憶して実行するプロセッサ（１）より成るこ
とを特徴としたスリープモード制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61190550A JPS6347812A (ja) | 1986-08-15 | 1986-08-15 | スリ−プモ−ド制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61190550A JPS6347812A (ja) | 1986-08-15 | 1986-08-15 | スリ−プモ−ド制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6347812A true JPS6347812A (ja) | 1988-02-29 |
Family
ID=16259943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61190550A Pending JPS6347812A (ja) | 1986-08-15 | 1986-08-15 | スリ−プモ−ド制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6347812A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01280891A (ja) * | 1988-05-06 | 1989-11-13 | Toppan Printing Co Ltd | Ｉｃカード |
| JPH01280890A (ja) * | 1988-05-06 | 1989-11-13 | Toppan Printing Co Ltd | Ｉｃカード |
| JPH023884A (ja) * | 1988-06-21 | 1990-01-09 | Toppan Printing Co Ltd | Ｉｃカード |
| JP2006323602A (ja) * | 2005-05-18 | 2006-11-30 | Canon Inc | 電子機器装置及びその処理方法 |
| WO2008152992A1 (ja) * | 2007-06-11 | 2008-12-18 | Nec Corporation | パケット転送方法及びパケット交換機 |
-
1986
- 1986-08-15 JP JP61190550A patent/JPS6347812A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01280891A (ja) * | 1988-05-06 | 1989-11-13 | Toppan Printing Co Ltd | Ｉｃカード |
| JPH01280890A (ja) * | 1988-05-06 | 1989-11-13 | Toppan Printing Co Ltd | Ｉｃカード |
| JPH023884A (ja) * | 1988-06-21 | 1990-01-09 | Toppan Printing Co Ltd | Ｉｃカード |
| JP2006323602A (ja) * | 2005-05-18 | 2006-11-30 | Canon Inc | 電子機器装置及びその処理方法 |
| WO2008152992A1 (ja) * | 2007-06-11 | 2008-12-18 | Nec Corporation | パケット転送方法及びパケット交換機 |
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