JPS634652A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS634652A JPS634652A JP61146903A JP14690386A JPS634652A JP S634652 A JPS634652 A JP S634652A JP 61146903 A JP61146903 A JP 61146903A JP 14690386 A JP14690386 A JP 14690386A JP S634652 A JPS634652 A JP S634652A
- Authority
- JP
- Japan
- Prior art keywords
- package cap
- semiconductor chip
- elastic structure
- semiconductor device
- package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 239000000853 adhesive Substances 0.000 claims description 8
- 230000001070 adhesive effect Effects 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 7
- 229910000679 solder Inorganic materials 0.000 claims description 6
- 229910001128 Sn alloy Inorganic materials 0.000 claims description 4
- 229910000833 kovar Inorganic materials 0.000 claims description 3
- 229910001316 Ag alloy Inorganic materials 0.000 claims description 2
- 229910001020 Au alloy Inorganic materials 0.000 claims description 2
- 229910045601 alloy Inorganic materials 0.000 claims description 2
- 239000000956 alloy Substances 0.000 claims description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 2
- 239000010931 gold Substances 0.000 claims description 2
- 239000004332 silver Substances 0.000 claims description 2
- 239000000463 material Substances 0.000 abstract description 19
- 230000017525 heat dissipation Effects 0.000 abstract description 10
- 230000000694 effects Effects 0.000 abstract description 9
- 230000008646 thermal stress Effects 0.000 abstract description 5
- 238000005219 brazing Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- KZHJGOXRZJKJNY-UHFFFAOYSA-N dioxosilane;oxo(oxoalumanyloxy)alumane Chemical compound O=[Si]=O.O=[Si]=O.O=[Al]O[Al]=O.O=[Al]O[Al]=O.O=[Al]O[Al]=O KZHJGOXRZJKJNY-UHFFFAOYSA-N 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229910052863 mullite Inorganic materials 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の冷却技術に関し、特に、低熱抵
抗を必要とする高密度実装のＬＳＩ（Ｌａｒｇｏ Ｓ
ｃａｌａ Ｉ ｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔ）
等の集積回路装置に適用して有効な技術に関するもので
ある。
抗を必要とする高密度実装のＬＳＩ（Ｌａｒｇｏ Ｓ
ｃａｌａ Ｉ ｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔ）
等の集積回路装置に適用して有効な技術に関するもので
ある。
低熱抵抗を必要とする高密度実装のＬＳＩは、配線基板
く半導体チップがフリップチップ方式で接続され、該半
導体チップの裏面が高熱伝導性パッケージキャップに高
熱伝導性接着部材で接着された構造となっているものが
ある。
く半導体チップがフリップチップ方式で接続され、該半
導体チップの裏面が高熱伝導性パッケージキャップに高
熱伝導性接着部材で接着された構造となっているものが
ある。
また、半導体チップ又はパッケージ内で発生した熱をヒ
ートシンク等の放熱用部材で放熱するようにした半導体
装置において、前記放熱用部材の゛） ν側部を波状スプリングで保持することにより、半導体
チップ又はパッケージと放熱用部材との接触面積を大き
くするとともに、半導体チップ又はパッケージに加わる
重量を均一にする構造のものがある。
ートシンク等の放熱用部材で放熱するようにした半導体
装置において、前記放熱用部材の゛） ν側部を波状スプリングで保持することにより、半導体
チップ又はパッケージと放熱用部材との接触面積を大き
くするとともに、半導体チップ又はパッケージに加わる
重量を均一にする構造のものがある。
（発明が解決しようとする問題点〕
しかしながら１発明者は、かかる技術を検討した効果、
次のような問題点を見出した。
次のような問題点を見出した。
すなわち、前記の技術では、パッケージキャップの材料
と半導体チップの材料との熱膨張係数差。
と半導体チップの材料との熱膨張係数差。
特に、縦方向の熱膨張係数差により、半導体チップの裏
面のコンタクト部がはずれたり、半田バンプ等の突起電
極に歪みが生じたりするため、熱抵抗の増大や信頼性の
低下が生じて半導体装置の寿命が短くなる。そこで、前
記接着部材に弾性を持たせることが考えられるが、これ
をすると熱抵抗が大きくなる。
面のコンタクト部がはずれたり、半田バンプ等の突起電
極に歪みが生じたりするため、熱抵抗の増大や信頼性の
低下が生じて半導体装置の寿命が短くなる。そこで、前
記接着部材に弾性を持たせることが考えられるが、これ
をすると熱抵抗が大きくなる。
また、後者の技術では、放熱用部材の側部を波状スプリ
ングで保持するため、その保持機構が複雑であり、また
、前記の波状スプリング部材の作成が困難である。
ングで保持するため、その保持機構が複雑であり、また
、前記の波状スプリング部材の作成が困難である。
本発明の目的は、簡単な構造で半導体装置の熱抵抗を小
さくシ、かつ信頼性を向上することができる技術を提供
することにある。
さくシ、かつ信頼性を向上することができる技術を提供
することにある。
本発明の目的は、半導体装置の長寿命化をはかることが
できる技術を提供することにある。
できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、配線基板に半導体チップがフリップチップ方
式で接続され、該半導体チップの裏面が高熱伝導性パッ
ケージキャップに高熱伝導性接着部材で接着さ九た構造
の半導体装置であって、前記パッケージキャップにそれ
と半導体チップとの縦方向熱膨張係数差による歪みを吸
収する波状の弾性構造部分を一体に構成したものである
。
式で接続され、該半導体チップの裏面が高熱伝導性パッ
ケージキャップに高熱伝導性接着部材で接着さ九た構造
の半導体装置であって、前記パッケージキャップにそれ
と半導体チップとの縦方向熱膨張係数差による歪みを吸
収する波状の弾性構造部分を一体に構成したものである
。
前記手段によれば、前記パッケージキャップに波状の弾
性構造部分を一体に構成したことにより、パッケージキ
ャップの材料と半導体チップの材料との縦方向熱膨張係
数差による歪みが生じても、前記パッケージキャップの
波状の弾性構造部分がその歪みを吸収するので、パッケ
ージキャップと半導体チップとのコンタクト部及び突起
電極部に加わる熱的ストレスを低減するものである。
性構造部分を一体に構成したことにより、パッケージキ
ャップの材料と半導体チップの材料との縦方向熱膨張係
数差による歪みが生じても、前記パッケージキャップの
波状の弾性構造部分がその歪みを吸収するので、パッケ
ージキャップと半導体チップとのコンタクト部及び突起
電極部に加わる熱的ストレスを低減するものである。
（発明の実施例〕
以下、本発明の一実施例を図面を用いて具体的に説明す
る。
る。
なお、実施例を説明するための全図において。
同一機能を有するものは同一符号を付け、その繰り返し
の説明は省略する。
の説明は省略する。
第１図は、本発明の実施例Ｉの半導体装置の外観を示す
斜視図、 第２図は、第１図に示す■−■切断線で切った断面図で
ある。
斜視図、 第２図は、第１図に示す■−■切断線で切った断面図で
ある。
本実施例Ｉの半導体装置は、第１図及び第２図に示すよ
うに、平板状の配線基板１の上に複数の半導体チップ２
が半田バンプ等の突起電極３を介して電気的に接続され
、それぞれの半導体チップ２の裏面にはパッケージキャ
ップ４がろう材（接着材）５によって取り付けられる。
うに、平板状の配線基板１の上に複数の半導体チップ２
が半田バンプ等の突起電極３を介して電気的に接続され
、それぞれの半導体チップ２の裏面にはパッケージキャ
ップ４がろう材（接着材）５によって取り付けられる。
そして、前記パッケージキャップ４と配線基板１とを封
止用ろう材（接着材）６で気密に封止される。
止用ろう材（接着材）６で気密に封止される。
前記平板状の配線基板１は、そのベース材料として１例
えば、ムライト、炭化けい素（ＳｉＣ）等が用られ、そ
の表面及び内部には配線（図示していない）が設けられ
、その裏面には、配線端子電極（パッド）７が設れられ
る。この配線端子電極（パッド）７には、突起電極等が
電気的に接続される。
えば、ムライト、炭化けい素（ＳｉＣ）等が用られ、そ
の表面及び内部には配線（図示していない）が設けられ
、その裏面には、配線端子電極（パッド）７が設れられ
る。この配線端子電極（パッド）７には、突起電極等が
電気的に接続される。
前記パッケージキャップ４の材料としては、例えば、コ
バール、４２合金、半田、鉛等の熱伝導性がよく、低熱
膨張係数の金属が用いられる。
バール、４２合金、半田、鉛等の熱伝導性がよく、低熱
膨張係数の金属が用いられる。
前記パッケージキャップ４は、半導体チップ２が接着さ
れない部分が波状の弾性構造４Ａに構成される。この波
状の弾性構造４Ａは、パッケージキャップ４の材料と半
導体チップ２の材料との縦方向熱膨張係数差による歪み
が生じても、その歪みを吸収するので、パッケージキャ
ップ４と半導体チップ２とのコンタクト部及び突起電極
３に加わる熱的ストレスを低減することができる。
れない部分が波状の弾性構造４Ａに構成される。この波
状の弾性構造４Ａは、パッケージキャップ４の材料と半
導体チップ２の材料との縦方向熱膨張係数差による歪み
が生じても、その歪みを吸収するので、パッケージキャ
ップ４と半導体チップ２とのコンタクト部及び突起電極
３に加わる熱的ストレスを低減することができる。
また、この波状の弾性構造４Ａは、パッケージキャップ
４の他の部分と一体に成形することにより、容易に構成
することができ、これにより放熱面積が大きくなるので
、放熱効果を向上することができる。
４の他の部分と一体に成形することにより、容易に構成
することができ、これにより放熱面積が大きくなるので
、放熱効果を向上することができる。
また、放熱効果をさらに上げるために、前記コバール等
の金属板からなるパッケージキャップ４の前記半導体チ
ップ２が接着される部分を、第３図に示すような大きな
波高の波状構造４Ｂとし、放熱面積をさらに大きくする
こともできる。
の金属板からなるパッケージキャップ４の前記半導体チ
ップ２が接着される部分を、第３図に示すような大きな
波高の波状構造４Ｂとし、放熱面積をさらに大きくする
こともできる。
前記ろう材５及び６としては、例えば、半田、金・錫合
金、銀・錫合金等が用いられる。
金、銀・錫合金等が用いられる。
第４図は、本発明の実施例■の半導体装置の概略構成を
示す断面図である。
示す断面図である。
本発明の実施例■の箪導体装置は、第４図に示すように
、前記実施例Ｉの配線基板１の形状を升状構造に構成し
、その中に半導体チップを塔載し、前記パッケージキャ
ップ４で気密に封止したちのであり、前記パッケージキ
ャップ４の作成を容易にしたものである。
、前記実施例Ｉの配線基板１の形状を升状構造に構成し
、その中に半導体チップを塔載し、前記パッケージキャ
ップ４で気密に封止したちのであり、前記パッケージキ
ャップ４の作成を容易にしたものである。
このように構成することにより、前記実施例■と同様の
効果を得ることができる。
効果を得ることができる。
以上、本発明を実施例にもとすき具体的に説明したが１
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
（発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
（１）パッケージキャップに波状の弾性構造部分を一体
に構成したことにより、パッケージキャップの材料と半
導体チップの材料との縦方向熱膨張係数差による歪みが
生じても、前記パッケージキャップの波状の弾性構造部
分がその歪みを吸収するので、簡単な構造でパッケージ
キャップと半導体チップとのコンタクト部及び突起電極
部に加わる熱的ストレスを低減することができる。
に構成したことにより、パッケージキャップの材料と半
導体チップの材料との縦方向熱膨張係数差による歪みが
生じても、前記パッケージキャップの波状の弾性構造部
分がその歪みを吸収するので、簡単な構造でパッケージ
キャップと半導体チップとのコンタクト部及び突起電極
部に加わる熱的ストレスを低減することができる。
（２）前記（１）により、放熱面積が拡大されるので、
放熱効果を向上することができる。
放熱効果を向上することができる。
（３）前記（１）及び（２）により、半導体装置の信頼
性の向上及び長寿命化がはかれる。
性の向上及び長寿命化がはかれる。
第１図は、本発明の実施例■の半導体装置の外観を示す
斜視図。 第２図は、第１図に示す■−■切断線で切った断面図で
ある。 第３図は、第１図に示すパッケージキャップの他の実施
例を示す断面図、 第４図は１本発明の実施例■の半導体装置の概略構成を
示す断面図である。 図中、１・・・配線基板、２・・・半導体チップ、８・
・・突起電極、４・・・パッケージキャップ、５，６・
・・ろう材（接着材）、７・・・配線端子電極（パッド
）で第 １ 図
斜視図。 第２図は、第１図に示す■−■切断線で切った断面図で
ある。 第３図は、第１図に示すパッケージキャップの他の実施
例を示す断面図、 第４図は１本発明の実施例■の半導体装置の概略構成を
示す断面図である。 図中、１・・・配線基板、２・・・半導体チップ、８・
・・突起電極、４・・・パッケージキャップ、５，６・
・・ろう材（接着材）、７・・・配線端子電極（パッド
）で第 １ 図
Claims (1)
- 【特許請求の範囲】 １、配線基板に半導体チップがフリップチップ方式で接
続され、該半導体チップの裏面が高熱伝導性パッケージ
キャップに高熱伝導性低熱膨張係数の接着材で接着され
た構造の半導体装置において、前記パッケージキャップ
にそれと半導体チップとの縦方向熱膨張係数差による歪
みを吸収する波状の弾性構造部分を一体に構成したこと
を特徴とする半導体装置。 ２、前記高熱伝導性パッケージキャップは、コバール、
４２合金、半田、鉛等から成ることを特徴とする特許請
求の範囲第１項記載の半導体装置。 ３、前記高熱伝導性接着部材は、半田、金・錫合金、銀
・錫合金等から成ることを特徴とする特許請求の範囲第
１項又は第２項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61146903A JPS634652A (ja) | 1986-06-25 | 1986-06-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61146903A JPS634652A (ja) | 1986-06-25 | 1986-06-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS634652A true JPS634652A (ja) | 1988-01-09 |
Family
ID=15418176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61146903A Pending JPS634652A (ja) | 1986-06-25 | 1986-06-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS634652A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5257162A (en) * | 1992-11-20 | 1993-10-26 | Intel Corporation | Bellows lid for c4 flip-chip package |
| US5852195A (en) * | 1994-05-06 | 1998-12-22 | Pharmacia & Upjohn Company | Pyranone compounds useful to treat retroviral infections |
| US6495397B2 (en) | 2001-03-28 | 2002-12-17 | Intel Corporation | Fluxless flip chip interconnection |
| US6713318B2 (en) | 2001-03-28 | 2004-03-30 | Intel Corporation | Flip chip interconnection using no-clean flux |
| CN114582815A (zh) * | 2022-05-05 | 2022-06-03 | 甬矽电子(宁波)股份有限公司 | 散热盖、封装结构和封装结构制作方法 |
-
1986
- 1986-06-25 JP JP61146903A patent/JPS634652A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5257162A (en) * | 1992-11-20 | 1993-10-26 | Intel Corporation | Bellows lid for c4 flip-chip package |
| US5852195A (en) * | 1994-05-06 | 1998-12-22 | Pharmacia & Upjohn Company | Pyranone compounds useful to treat retroviral infections |
| US6495397B2 (en) | 2001-03-28 | 2002-12-17 | Intel Corporation | Fluxless flip chip interconnection |
| US6713318B2 (en) | 2001-03-28 | 2004-03-30 | Intel Corporation | Flip chip interconnection using no-clean flux |
| CN114582815A (zh) * | 2022-05-05 | 2022-06-03 | 甬矽电子(宁波)股份有限公司 | 散热盖、封装结构和封装结构制作方法 |
| CN114582815B (zh) * | 2022-05-05 | 2022-11-01 | 甬矽电子(宁波)股份有限公司 | 散热盖、封装结构和封装结构制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5293301A (en) | Semiconductor device and lead frame used therein | |
| US5521429A (en) | Surface-mount flat package semiconductor device | |
| US5065281A (en) | Molded integrated circuit package incorporating heat sink | |
| US5598031A (en) | Electrically and thermally enhanced package using a separate silicon substrate | |
| KR970013236A (ko) | 금속 회로 기판을 갖는 칩 스케일 패키지 | |
| JPS634652A (ja) | 半導体装置 | |
| EP0997937B1 (en) | Semiconductor device module with a heat sink | |
| JPS6220701B2 (ja) | ||
| JP2690248B2 (ja) | 表面実装型半導体装置 | |
| JPH0658939B2 (ja) | 半導体装置 | |
| JPH05326625A (ja) | Ｌｓｉ実装構造 | |
| JPS62249462A (ja) | 半導体装置 | |
| JPS60136348A (ja) | 半導体装置 | |
| JPS6329413B2 (ja) | ||
| JP3127149B2 (ja) | 半導体装置 | |
| KR940011796B1 (ko) | 반도체장치 | |
| JPH0412556A (ja) | 半導体装置の放熱構造 | |
| JP3110862B2 (ja) | 半導体装置 | |
| JPH06163731A (ja) | 半導体パッケージ | |
| KR100273226B1 (ko) | 버텀리드패키지 | |
| JPH05160305A (ja) | 半導体装置 | |
| JPH0311891Y2 (ja) | ||
| JPH0797616B2 (ja) | 半導体装置の製造方法 | |
| JPH05275578A (ja) | 半導体装置 | |
| JPH03276649A (ja) | 電子装置 |