JPS6345913A - 可変遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 エミッタホロア回路を構成するトランジスタに流れる電
流を調整して、そのエミッタ抵抗を変化させ、次段の回
路の入力容量とによる時定数を変化させて、遅延時間を
調整するものであり、高速動作の集積論理回路等に於け
るクロック信号位相を最適位相に容易に調整することが
できるものである。

〔産業上の利用分野〕

本発明は、遅延時間を微調整することができる可変遅延
回路に関するものである。

論理回路等に於いては、各段の出力データをクロック信
号を用いてランチし、そのランチ出力データを次段に入
力させ、各段に於けるデータ処理遅延時間のばらつきを
吸収して、次段に入力させる構成が採用されている。

このような論理回路の動作速度が、例えば、数ＧＨｚ程
度に高速化された場合、データ処理遅延時間も僅かとな
り、クロック信号を遅延させる時間も僅かで済むことに
なるが、各部の素子の特性のばらつきによる遅延時間の
ばらつきを吸収して、データを正しくラッチする為には
、クロック信号位相を一層正確に設定する必要がある。

従って、このようなりロック信号位相を調整する為の遅
延回路は、微調整できる構成が望ましいものとなる。

〔従来の技術〕

遅延回路としては、既に各種の構成が提案されている。

例えば、第６図に示す論理処理回路４１により入力端子
４５から加えられたデータを処理する場合、入力端子４
６からのクロック信号がゲート回路４４を介して論理処
理回路４１に動作タイミングを与える為に加えられると
共に、遅延回路４２に加えられる。論理処理回路４１の
出力データは、フリップフロップ４３のデータ端子りに
加えられ、遅延回路４２により遅延されたクロック信号
は、フリップフロップ４３のクロック端子Ｃに加えられ
、出力端子Ｑから出力端子４７にラッチデータが出力さ
れる。

遅延回路４２は、論理処理回路４１に於ける処理遅延時
間に相当する時間の遅延時間をクロック信号に与える為
のものであり、ゲート回路の遅延時間を利用した構成が
一般的である。例えば、単一のゲート回路の遅延時間の
３倍の遅延時間が必要な場合は、３個のゲート回路４８
．４９．５０を縦続接続して構成される。従って、論理
処理回路４１により処理されたデータは、フリップフロ
ップ４３によりラッチされ、出力端子４７から次段の回
路に加えられ、出力データは、常に遅延回路４２を介し
たクロック信号位相に同期したものとなる。

〔発明が解決しようとする問題点〕

ゲート回路の遅延時間を利用した従来の遅延回路に於い
ては、前述のように、単一のゲート回路の遅延時間の整
数倍の遅延時間が得られるが、端数の遅延時間を得るこ
とは出来なかった。従って、遅延時間の微調整は困難で
あった。

又総てを集積回路化した場合に、素子のばらつきによる
遅延時間のばらつきがあり、高速動作の論理処理回路の
出力データをランチする場合は、そのばらつきが無視で
きないことがある。即ち、設計値からの遅延時間のずれ
が大きいと、論理処理回路４１の出力データをフリップ
フロップ４３に正しくランチすることができないものと
なり、その為に、データ処理速度を遅くしなければなら
なくなる。このように、クロック信号位相を最適化でき
ない場合は、動作速度を向上することができない欠点が
あった。

本発明は、微調整により所望の遅延時間を容易に得るこ
とができる可変遅延回路を提供することを目的とするも
のである。

〔問題点を解決するための手段〕

本発明の可変遅延回路は、トランジスタのエミッタ抵抗
の変化による時定数の変化を利用したも　゛のであり、
第１図を参照して説明する。エミッタに次段の回路２を
接続したエミッタフロア回路を構成するトランジスタ１
と、このトランジスタ１に流れる電流を調整できる定電
流源３とを備え、この定電流源３の調整によりトランジ
スタ１に流れる電流を調整して、このトランジスタ１の
エミッタ抵抗ｒ、を変化させ、このエミッタ抵抗ｒ。

と、次段の回路２の入力容量Ｃとによる時定数を変化さ
せて、遅延時間を調整するものである。

〔作用〕

トランジスタ１に流れる電流Ｉと、そのエミッタ抵抗ｒ
、とは、ｒ、（Ω）＝２６／Ｉ　　（ｍＡ）の関係があ
るから、定電流源３を調整してトランジスタ１に流れる
電流■を変化させると、エミッタ抵抗ｒＱも変化し、次
段の回路２の入力容量Ｃとによる時定数が変化する。従
って、第２図に示すように、エミッタ抵抗ｒ６を小さく
した時に実線で示すような出力が得られたとすると、ト
ランジスタ１に流れる電流Ｉを小さくしてエミッタ抵抗
ｒｅを大きくした場合は、時定数Ｃ’ｒｅの変化により
、点線で示すように出力が変化するから、閾値ＴＨに対
してｔの時間遅れが生じる。即ち、トランジスタ１に流
れる電流Ｉを調整すること心こより、遅延時間ｔを変化
させることができる。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第３図は本発明の実施例の回路図であり、１１は前段の
回路、１２はエミッタホロア回路、１３は次段の回路、
Ｑ１〜Ｑｌｌはトランジスタ、Ｒ１〜ＲＩＯは抵抗、Ｖ
Ｒは可変抵抗、ＩＮは入力端子、ＯＵＴは出力端子、Ｖ
ＥＥは電源電圧、ＶＩＩＢはベース電圧である。前段の
回路１１は、トランジスタＱ１〜Ｑ３と抵抗Ｒ１〜Ｒ３
とにより構成され、入力端子ＩＮからの差動入力信号が
トランジスタＱｌ、Ｑ２のベースに加えられ、このトラ
ンジスタＱｌ、Ｑ２の共通に接続されたエミッタにトラ
ンジスタＱ３が接続されている。

又エミッタホロア回路１２は、トランジスタＱ４〜Ｑ８
と抵抗Ｒ４〜Ｒ７とにより構成され、前段の回路１１の
出力信号がトランジスタＱ４．　　Ｑ５のベースに加え
られる。又トランジスタＱ４゜Ｑ５のエミッタに接続さ
れたトランジスタＱ６゜Ｑ７により定電流源が構成され
ると共に、トランジスタ０６〜Ｑ８によりカレントミラ
ー回路が構成される。従って、ダイオード接続のトラン
ジスタＱ８に流れる電流を可変抵抗ＶＲにより調整する
ことにより、トランジスタＱ６．Ｑ７に流れる電流、即
ち、エミッタホロア回路を構成するトランジスタＱ４．
Ｑ５に流れる電流１　　（ｍＡ）が変化し、エミッタ抵
抗ｒ、（Ω〕は、前述のように、ｒ、＃２６／］の関係
に従って変化する。

次段の回路１３は、トランジスタＱ９〜Ｑｌｌと抵抗Ｒ
８〜ＲＩＯとにより構成され、エミッタホロア回路１２
の出力信号がトランジスタＱ９゜ＱＩＯのベースに加え
られ、トランジスタＱ９゜ＱＩＯの共通に接続されたエ
ミッタにトランジスタＱ１１が接続され、トランジスタ
Ｑ９．Ｑ１０のコレクタからの出力信号が出力端子ＯＵ
Ｔに出力される。

この回路１３の入力容量Ｃと、エミッタホロア回路１２
のトランジスタＱ４．Ｑ５のエミッタ抵抗ｒ、とによる
時定数Ｃ−ｒ、が変化すると、第２図に於ける実線又は
点線で示すエミッタホロア回路１２の出力特性となるか
ら、可変抵抗ＶＲを調整してトランジスタＱ４．Ｑ５に
流れる電流を調整することにより、遅延時間を調整する
ことができる。この場合、集積回路の端子に可変抵抗Ｖ
Ｒを接続する構成とすることにより、外部から遅延時間
を調整することが可能となる。

又エミッタフロア回路１２のトランジスタＱ４、Ｑ５の
電流を調整する手段として、カレントミラー回路を利用
した実施例を示すものであるが、他の手段によってトラ
ンジスタＱ４．Ｑ５の電流を調整することも可能である
。

第４図は多段接続により可変遅延回路を構成した場合を
示し、２０は入力端子、２１．２２はエミッタホロア回
路、２３〜２５は前段及び次段の回路、２６は可変抵抗
、２７は出力端子である。

可変抵抗２６はエミッタホロア回路２１．２２に共通に
接続して、エミッタホロア回路２１．２２を構成するト
ランジスタ（第２図に於けるＱ４゜Ｑ５）に流れる電流
を調整してエミッタ抵抗ｒ８を変化させ、次段の回路２
４．２５の入力容量Ｃとの時定数の変化に対応して遅延
時間を変化させるもので、単一のエミッタホロア回路を
用いた場合に比較して約２倍の遅延時間とすることがで
きる。

従って、更に入力端子２０と出力端子２７との間の遅延
時間を大きくする必要がある場合は、縦続接続段数を多
くすれば良いことになる。又可変抵抗２６を共通に接続
する代わりに個別に可変抵抗を接続して、個々のエミッ
タフロア回路に流れる電流を調整し、遅延時間を調整す
ることもできる。

第５図は本発明の他の実施例の説明図であり、エミッタ
ホロア回路を構成するトランジスタ３１のエミッタにダ
イオード接続のトランジスタ３２を接続し、そのトラン
ジスタ３２のエミッタに次段の回路３４を接続すると共
に、定電流源３３を接続し、その定電流源３３の電流値
を調整するものである。入力端子３０からの信号がトラ
ンジスタ３１のベースに加えられ、エミッタ出力は、ダ
イオ−）接続のトランジスタ３２を介して次段の回路３
４に加えられ、出力端子３５から出力される。

定電流源３３の電流を調整して、トランジスタ３１に流
れる電流を調整すると、そのトランジスタ３１のエミッ
タ抵抗と共に、ダイオード接続のトランジスタ３２のエ
ミッタ抵抗が変化する。従って、次段の回路３４の入力
容量Ｃとによる時定数が変化して、入力端子３０と出力
端子３５との間の遅延時間が調整される。この場合、単
一のトランジスタ３１のみによるエミッタ抵抗の変化に
、ダイオード接続のトランジスタ３２のエミッタ抵抗の
変化が相加されるので、遅延時間の調整範囲を大きくす
ることができる。この調整範囲を更に大きくするには、
ダイオード接続のトランジスタ３２の接続個数を多（す
れば良いことになる。

〔発明の効果〕

以上説明したように、本発明は、エミッタフロア回路を
構成するトランジスタ１に流れる電流を定電流源３の調
整によって変化させ、その電流に対応してトランジスタ
１のエミッタ抵抗が変化して、次段の回路２の入力容量
とによる時定数が変化し、それによって遅延時間を変化
させるものであり、簡単な構成により遅延時間を可変と
することができ、微調整も容易であるから、高速動作の
論理回路等に於けるクロック信号位相の最適化の為の遅
延回路として適用することができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の詳細な
説明図、第３図は本発明の実施例の回路図、第４図は本
発明の実施例の多段接続接続図、第５図は本発明の他の
実施例の説明図、第６図は従来例の説明図である。 １はトランジスタ、２は次段の回路、３は定電流源、ｒ
、はエミッタ抵抗、Ｃは入力容量、１１は前段の回路、
１２はエミッタホロア回路、１３は次段の回路、ＩＮは
入力端子、ＯＵＴは出力端子、Ｑ１〜Ｑｌｌはトランジ
スタ、Ｒ１〜ＲＩＯは抵抗、ＶＲは可変抵抗である。

Claims (1)

1. 【特許請求の範囲】 エミッタに次段の回路（２）を接続したエミッタホロア
   回路を構成するトランジスタ（１）と、該トランジスタ
   （１）に流れる電流を調整できる定電流源（３）とを備
   え、 該定電流源（３）の調整により前記トランジスタ（１）
   に流れる電流を調整して、該トランジスタ（１）のエミ
   ッタ抵抗を変化させ、該エミッタ抵抗と前記次段の回路
   （２）の入力容量とによる時定数を変化させて、遅延時
   間を調整する構成とした ことを特徴とする可変遅延回路。