JPH0344213A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明はエミッターカップルドロジック回路を有する半
導体装置に関し、 信号の伝搬遅延時間を任意に調整する回路を提供するこ
とを目的とし入力部、出力部、該入力部と出力部との間
に設けられた一対のトランジスタがエミッターカップル
されてなるエミッターカップルドロジック回路、及び基
準信号入力部とから構成されかつ、該出力部は該エミッ
ターカップルドロジック回路の基準信号入力側のトラン
ジスタのコレクタに接続されている半導体装置において
、該入力部と該エミッターカップルドロジック回路の入
力側トランジスタのベースとの間及び基準信号入力部と
該エミッターカップルドロジック回路の基準信号入力側
のトランジスタのベースとの間にそれぞれ互に協同して
作動する入力信号波形調整手段が設けられるように構成
する。

〔産業上の利用分野〕

本発明はパルス等の伝搬時間を所望の程度遅延させるこ
との出来る半導体装置に関するものである。

〔従来の技術〕 近年、半導体集積回路は高速化、高性能化がますます要
求されて来ており、チップ間における信号の伝達におい
ては正確な信号の伝搬遅延時間を設定することが必要と
なって来ており、更には該回路の大規模化、高集積化に
よってチップ間においてもスキュー差と呼ばれるような
一組のピン間における伝搬速度との他の組のピン間にお
ける伝搬速度との間に差が生じ、かかる信号伝搬遅延の
差も問題となって来ている。

従って、かかる伝搬遅延時間を調整し、設計通りの正確
な遅延時間を設定することが必要となって来ている。

かかる目的のため従来はカレントソースやエミッターフ
ォロワの抵抗定数を変更しそれによるカレントソース電
流（Ｉ　Ｃ，）或はエミッターフォロワ電流（Ｉａｒ）
を変化させることによりかかる伝搬遅延時間を調整して
いた。然しなからかかる抵抗定数の変更方法では微細で
かつ正確でしかも充分な伝搬遅延時間を得ることが出来
ないため、他の遅延回路を追加したり回路構成を大幅に
変更したりする必要がありコスト増加を来していた。又
かかる方法では回路の設計や製造時間が短縮出来ないと
云う問題もあった。

又かかる欠点を改良するために、いったん伝搬させる必
要のあるデーターをラッチ回路を設けてこれに−たんラ
ッチさせ、伝搬遅延をなくしてから次段へ伝送するとい
う方法も行われているが、かかる方法においてもラッチ
を動作させるための正確なりロック回路或はチョッパー
回路が必要とされ前記した方法と同様の欠点が生じてい
た。

又他の方法としては、チップ内における信号伝搬速度は
トランジスタ等の内部抵抗を利用して回路を流れる電流
を調整することが考えられ、ゲートアレ一方式を用いて
伝搬速度調整回路を組む方法が提案されている。

処でゲートアレ一方式においても、ゲートアレーに予め
設けられる半導体装置は同一のパワー特性を有するもの
か、せいぜい２種類の特性が異なる半導体装置を配列し
たものであるため、仮にその１つが遅延時間として例え
ば８０ｐ秒及び１００ｐ秒をそれぞれとり得るとしても
これ等を組合せた処で全体の遅延時間としてはこの整数
倍の遅延時間しか設計上とり得ないものである。

そのため、もっと微細で正確な或はそれ等の中間的な遅
延時間例えば８ｐ秒とか２０ｐ秒等を必要とする場合に
は十分に対応し切れないという問題があった。

〔発明が解決しようとする課題〕

本発明の目的は上記従来技術の欠点を解消し、ゲートア
レ一方式を用いた簡易な構造でありながら所望の信号伝
搬遅延時間を容易にかつ正確に設定することの出来る半
導体装置を提供するものである。

〔課題を解決するための手段〕

本発明に係る半導体装置は上記した目的を達成するため
基本的には次のような技術的構成を採用するものである
。即ち入力部、出力部、該入力部と出力部との間に設け
られた一対のトランジスタがエミッターカップルされて
なるエミッターカップルドロジック回路、及び基準信号
入力部とから構成されかつ、該出力部は該エミッターカ
ップルドロジック回路の基準信号入力側のトランジスタ
のコレクタに接続されている半導体装置において、該入
力部と該エミッターカップルドロジック回路の入力側ト
ランジスタのベースとの間及び基準信号入力部と該エミ
ッターカップルドロジック回路の基準信号入力側のトラ
ンジスタのベースとの間にそれぞれ互に協同して作動す
る入力信号波形調整手段が設けられている半導体装置で
あり、より具体的には上記のような構成を有する半導体
装置において、上記入力信号波形調整手段は入力側にお
いては、上記入力部に近接して少くとも１個のトランジ
スタを設けるとともに上記エミッターカップルドロジッ
ク回路の入力端トランジスタのベースに、上記入力部を
直接又は上記トランジスタのエミッターもしくはエミッ
ターフォロワ接続された複数個のトランジスタ群のエミ
ッターのいづれかを介して選択的に接続されうるように
構成すると共に、基準信号入力側においては上記基準信
号入力部に近接して少くとも１個のトランジスタを設け
ると共に、上記エミッターカップルドロジック回路の基
準信号入力側トランジスタのベースに上記入力端の入力
信号波形調整手段と対応して上記基準信号入力部を直接
又は上記トランジスタのエミッターもしくはエミッター
フォロワ接続された複数個のトランジスタ群のエミッタ
ーのいづれかを介して選択的に接続されうるように構成
されている半導体装置である。

つまり本発明における半導体装置にあってはエミッター
カップルドロジック回路（以下単にＥＣＬ回路と称する
）の入力側のトランジスタのベースと基準信号入力端の
トランジスタのベースにそれぞれの入力端とに接続され
る入力信号波形調整手段の出力を接続させ、上記両入力
信号波形調整手段を同一の条件となるように例えば抵抗
値を変化させる等によって選択的に調整して入力トラン
ジスタ及び基準信号入力トランジスタに流れる電流の速
度を調整することにより上記ＥＣＬ回路からの出力波形
を調整して必要な伝搬遅延時間を確保しようとするもの
である。

〔作　用〕

本発明にあっては予め内部抵抗値を選択的に数段階に変
化しうるように構成した入力信号波形調整手段を予め入
力部、と上記ＥＣＬ回路の入力側トランジスタのベース
との間及び基準信号入力部とＥＣＬ回路の基準信号入力
側トランジスタのベースとの間に設けておき、使用時必
要に応じて所望の内部抵抗値をもつよう両入力波形調整
手段を調整するものであるから、入力部に入力された信
号は所定の伝搬遅延時間をもった信号としてＥＣＬ回路
の出力部から出力される。そして遅延時間は上記入力波
形調整手段の回路構成と選択の仕方によりかなりのフレ
キシビリティ−をもって調整することが出来る。

〔実施例〕

本発明に係る信号の伝搬遅延時間を調整しうる半導体装
置の好ましい具体例を図面にもとづき以下に詳細に説明
する。

即ち、第１図は本発明に係る半導体装置の一具体例を示
す回路図であり合せて本発明の原理構成を説明するもの
でもある。

第１図に示すように本発明に係る半導体装置１は高電位
電源（Ｖｃｃ）と低電位電源（Ｖｉｐｌ）との間に入力
部２と出力部４とを有し更に、一対のトランジスタＴ、
、Ｔ＠のエミッター同志がエミッターカップルされたＥ
ＣＬ回路１１が、抵抗Ｒ１を介して高電位電源に又トラ
ンジスタＴ、と抵抗Ｒ４とを介して低電位電源にそれぞ
れ接続されており又後述する基準信号入力部３が設けら
れていると共に基準信号入力側のＥＣＬ回路のトランジ
スタＴ６のコレクタが出力トランジスタＴ、を介して出
力部４に接続されている。又入力部２と入力部２からの
入力信号がそのベースに印加される入力側トランジスタ
Ｔｓ（第２のトランジスタ）との間には後述する入力信
号波形調整手段９が設けられており又基準信号入力部３
と前記基準信号入力部側トランジスタＴｇ　　（第１の
トランジスタ）のベースとの間には前記した入力信号波
形調整手段と同じ構造の基準信号を入力信号とする入力
信号波形調整手段１０が設けられている。更に出力トラ
ンジスタＴ、のエミッターはトランジスタＴ８と抵抗Ｒ
２を介して低電位電源に接続されておりこのトランジス
タＴ８と上記トランジスタＴ、とは共通の基準電圧ＶＣ
Ｓがベースに常時印加されており、一定のカレントソー
スエ。、とエミッターフォロワ電流ｒｉｐが流れるよう
に構成されている。

次に本発明における入力信号波形調整手段９゜１０につ
いて具体例を説明すると、入力部側の入力信号波形調整
回路には２つのトランジスタＴ。

とＴ３がエミッターフォロワ接続により接続されており
かつトランジスタＴ、のベースには入力部の入力信号電
圧Ｖｉｈが印加される。尚入力部はこれとは別に独立し
た出力端子Ｖ１ｈｌを形成している。又トランジスタＴ
、のエミッター及びトランジスタＴ３のエミッターには
それぞれ出力端子Ｖ１ｈ□、とＶい、が個別に設けられ
ておりかつトランジスタＴ３のエミッターは定電流源を
介して低電位電源に接続されており一方トランジスタＴ
１のコレクタは高電位電源と接続されている。向上犯入
力信号波形調整回路には電流Ｉが流れている。

一方基準信号入力部側の入力信号波形調整手段１０は上
記調整手段９と全く同じ構成を有するものであってトラ
ンジスタＴ２とＴ４を有しかつ基準信号電圧Ｖ　ｒ　ｓ
　ｆはトランジスタＴ２のベースに印加されると同時に
独自の出力端子Ｖ　ｒ　＊　ｆ　ｌを形成しており又各
トランジスタＴ２．Ｔ、のエミッターにはそれぞれ出力
端子Ｖ　ｒ　＠　ｆ　２　＋　Ｖ　ｒ。ｆ３が個別に設
けられている。

この回路において、Ｖｔ□、Ｖｒｓｒｌは入力電圧Ｖ　
ｌｈ＋　Ｖｒ＊ｆのそれぞれのレベルとなる。また、Ｖ
１□、Ｖｒｅｒｚは電流Ｉで決定されるトランジスタＴ
１．、Ｔ２のＶｎＥ分だけ電圧ドロップされたレベルと
なる。同様にＶ　１．．３＋　ＶｒｓｆｌはＶ　１ｎ２
＋　Ｖｒｅｒ２のレベルより、さらにトランジスタＴ３
．Ｔ４のＶＢＥ分だけ低いレベルとなる。そのそれぞれ
のレベルをＥＣＬ回路の入力側トランジスタのベースＶ
Ｉｈ４及び基準信号入力側のトランジスタのベースＶ　
ｒ　＠　ｔ　４にそれぞれ接続すると、入力Ｖｌｈから
出力Ｖｏｕｔまでの伝搬遅延時間が、そのレベルによっ
て異ってくる。次に本発明において入力信号波形を調整
して出力信号伝搬遅延時間を設定するには、入力側の入
力信号波形手段においては上記した各出力端子とＥＣＬ
回路のトランジスタＴｓのベース端子Ｖ１．４とをどう
選択して接続するかによって入力端子２とトランジスタ
Ｔ、のベース端子Ｖｉ□との間の内部抵抗値をかえるこ
とが出来従ってこの間を流れる電流の速度を変化させる
ことが出来る。そのために、■Ｖ　ｉ　１　とｖ１□と
を接続する方法つまり入力信号を直接Ｖ１．４に入力さ
せる方法、■Ｖ１．２とｖｉ、とを接続することによっ
てトランジスタＴ１のエミッターをＶｉｈ４　と接続さ
せトランジスタＴ、の内部抵抗分だけのに比べて抵抗値
を増加させる方法、■Ｖｉｈ３とＶ１ｆｉ４とを接続さ
せることによってエミッターフォロワ接続されたトラン
ジスタＴ＋　とＴ、のトランジスタＴ３のエミッターを
Ｖ１ｎ４に接続させて、両トランジスタの内部抵抗値の
和を利用する方法とが考えられ一方基準信号入力部側の
入力信号波形調整手段１０においても同じような組合せ
選択方法が可能であり、要は入力部側の入力信号波形調
整手段９において■の接続を行おうとする時には該調整
手段１０においてもＶｒｓｆｌとＶｒ＠ｆ４とを接続す
る方法を採用するものであり又前者が■の方法を選択す
る時は後者においてもＶ　ｒ　ｓ　ｆ□とＶｒ、。とを
接続させ、前者が■の方法を選択する時には後者におい
てもＶ　ｒ　ｓ　ｆ　３とＶ　ｒ　＠　ｆ　４とを接続
するというように接続選択方法は両者同一とすることが
必要である。

かかる入力信号波形調整手段により信号の伝搬遅延が形
成される状態を第３図に従って説明する。

全入力部に第３図（Ａ）に示す入力信号波形が入力され
たとすると■の方法を選択した時にはＶｉ□の入力信号
波形は第３図（Ｂ）のｌの波形となりこれがＥＣＬ回路
のトランジスタＴｓのベースＶ　ｔｒ＋４に入力される
。モしてＶ　１　ｎの電圧がＶ　ｒ　＊　ｆ電圧より低
くなると出力部ＶｏｕＬの出力が反転し始め第３図＜Ｃ
）のＩの波形を示す。又上記において■の方法を選択す
る時にはトランジスタＴ＋の内部抵抗が存在するためＶ
ｌ＋ａ２における入力信号波形は第３図（Ｂ）の■のよ
うな波形に変形される。従って該波形■とＶ　ｒ　ｅ　
ｒとの交点は■よりずれるため第３図（Ｃ）の■のグラ
フに示すように出力端Ｖ。ｕＬから出力波形はり、だけ
遅延される。又■の方法を選択する時にはトランジスタ
Ｔ１とＴ、の内部抵抗の和がかかってくるためＶい。

における入力信号波形は第３図（Ｂ）の■のように更に
変形されるので出力端Ｖ　ｏ　ｕ　Ｌにおける出力波形
は第３図（Ｃ）の■のグラフに示すように■の方法に比
べて遅延時間Ｄ２遅れて出力されることになる。

このように本発明においては入力信号波形調整手段９．
１０において内部抵抗値を選択的に変えることによって
容易に所望の遅延時間を懲戒することが出来る。

本発明における上記選択は、上述の遅延された両端子を
ＡＩ配線等公知の手法を用いて接続することにより実行
される。又採用しうる遅延時間の範囲は、上記入力信号
波形調整手段で使用されるトランジスタの個々のパワー
、特性能力、予め配置されるトランジスタの個数等によ
って決定される。複数のトランジスタを使用する時には
各トランジスタのパワー、特性は同一のものであっても
よく又互に異るものであっても良い。

但し使用されるトランジスタの個数は高電位電源と低電
位電源との電位差によって制限されるのであって第１図
に示す具体例において上記電位差を−５，２Ｖにとると
すればトランジスタの数は２個までが可能であり又その
電位差を−４，５Ｖ　Ｌかとりえないとするとトランジ
スタの数は１個に制限される。第２図は本発明における
他の具体例の回路を示したものであって、上記入力信号
波形調整手段９，１０にはトランジスタがそれぞれ１個
（ＴＩ、Ｔ２）Ｌか使用されていない例を示したもので
あるが、使用方法や作動は第１図と全く同一である。但
し本具体例では変更しうる遅延時間のバラエティ−は第
１図のものに比べて狭いものである。本発明に係る入力
信号波形調整回路は上記したものに限定されるものでは
なく、上記技術思想を達成しうるちのであれば如何なる
構成のものであっても良い。又本具体例はＮＰＮ型トラ
ンジスタを例に説明したがトランジスタのタイプについ
てもこれに限定されるものではなく、ＰＮＰタイプのも
のの他ＦＥＴタイプトランジスタも使用しうる。

〔効　果〕

本発明に係る半導体装置は上記したような構成を有して
いるので、ゲートアレーから容易に作りうること、又ア
ルミ配線技術を使用して遅延時間を簡単に選択しうると
いう効果があり極めて経済的に遅延時間調整回路を製造
出来る他、ゲートアレーに予め性能の異る数種類のトラ
ンジスタを配置しておき配線手段によりトランジスタの
接続個数を変化させるように選択することにより内部抵
抗値を適宜変更することによって、任意のかつ幅の狭い
遅延時間を懲戒することが出来るので、ユーザー側の要
求に対しても極めて迅速にかつ適切に対処しえるととも
に集積回路の各回路内或は当該回路間における信号伝搬
をより正確にかつ確実に行うことが可能となる。

【図面の簡単な説明】

第１図は本発明に係る半導体装置の一具体例を示す回路
図である。 第２図は本発明に係る半導体装置の他の具体例を示す回
路図である。 第３図は本発明における信号伝搬遅延時間が懲戒される
理由を説明する図である。 ｌ・・・半導体装置、　　　　２・・・入力部、３・・
・基準信号入力部、　４・・・出力部、６・・・基準電
圧部、 ９、ｌＯ・・・入力信号波形調整手段、１１・・・ＥＣ
Ｌ回路。

Claims (1)

1. 【特許請求の範囲】 １、入力部、出力部、該入力部と出力部との間に設けら
   れた一対の第１および第２のトランジスタがエミッター
   カップルされてなるエミッターカップルドロジック回路
   、及び該第１のトランジスタのベースに接続された基準
   信号入力部とから構成されている半導体装置において、
   該入力部と該エミッターカップルドロジック回路の第２
   のトランジスタのベースとの間及び基準信号入力部と該
   エミッターカップルドロジック回路の第１のトランジス
   タのベースとの間にそれぞれ互に協同して作動する入力
   信号波形調整手段が設けられ、該入力信号波形調整手段
   は内部抵抗値が所定の領域内で選択的に変化せしめうる
   構成を有していることを特徴とする半導体装置。 ２、該入力信号波形調整手段は入力側においては、該入
   力部に近接して少くとも１個のトランジスタを設けると
   ともに該エミッターカップルドロジック回路の第２のト
   ランジスタのベースに、該入力部を直接、又は該トラン
   ジスタのエミッターもしくはエミッターフォロワ接続さ
   れた複数個のトランジスタ群のエミッターのいづれかを
   介して選択的に接続されうるように構成すると共に、基
   準信号入力側においては該基準信号入力部に近接して少
   くとも１個のトランジスタを設けると共に、該エミッタ
   ーカップルドロジック回路の第１のトランジスタのベー
   スに、該入力側の入力信号波形調整手段と対応して、該
   基準信号入力部を直接又は該トランジスタのエミッター
   もしくはエミッターフォロワ接続された複数個のトラン
   ジスタ群のエミッターのいづれかを介して選択的に接続
   されうるように構成されていることを特徴とする請求項
   １記載の半導体装置。