JPS6341036A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6341036A JPS6341036A JP61185531A JP18553186A JPS6341036A JP S6341036 A JPS6341036 A JP S6341036A JP 61185531 A JP61185531 A JP 61185531A JP 18553186 A JP18553186 A JP 18553186A JP S6341036 A JPS6341036 A JP S6341036A
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- connection bumps
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- 230000002093 peripheral effect Effects 0.000 claims abstract description 13
- 230000002265 prevention Effects 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 2
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- 229910052737 gold Inorganic materials 0.000 abstract description 2
- 239000010931 gold Substances 0.000 abstract description 2
- 230000003449 preventive effect Effects 0.000 abstract 2
- 238000005516 engineering process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 238000007747 plating Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に多端子を有する集積
回路チップ（以下、ＬＳＩチップという。
回路チップ（以下、ＬＳＩチップという。
）のバンプ構造を改良した半導体装置に関する。
従来、この種のＬＳＩチップの電気検査並び端子接続は
、ＬＳＩチップの周辺部に単列の接続用バンプを形成し
、絶縁フィルム上に形成された配線と前記接続バンプを
接続する周知の′Ｉ’ＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔ
ｅｄ Ｂｏｎｄｉｎｇ）技術により行なわれていた。
、ＬＳＩチップの周辺部に単列の接続用バンプを形成し
、絶縁フィルム上に形成された配線と前記接続バンプを
接続する周知の′Ｉ’ＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔ
ｅｄ Ｂｏｎｄｉｎｇ）技術により行なわれていた。
第３図、第４図は、従来例の断面図、平面図である。１
は、周辺部に単列の接続バンプを有するＬＳＩチップで
あり、３５＋＊ｎ＋幅の絶縁フィルム７に形成された金
メツキされた入出力端子４が接続バンプ２に接続される
。第３図に示す如く、金メツキされた端子４は、ＬＳＩ
チップとの接続部では、絶縁フィルム７の支持がない片
持ち梁の状態になっている。一方、多端子接続の為に端
子ビ・ソチを狭くすると、端子幅も狭くしなければなら
ない。その為、端子強度が弱くなり、又、変形してＬＳ
Ｉチップの端部において電気的ショートを起こし易くな
る。
は、周辺部に単列の接続バンプを有するＬＳＩチップで
あり、３５＋＊ｎ＋幅の絶縁フィルム７に形成された金
メツキされた入出力端子４が接続バンプ２に接続される
。第３図に示す如く、金メツキされた端子４は、ＬＳＩ
チップとの接続部では、絶縁フィルム７の支持がない片
持ち梁の状態になっている。一方、多端子接続の為に端
子ビ・ソチを狭くすると、端子幅も狭くしなければなら
ない。その為、端子強度が弱くなり、又、変形してＬＳ
Ｉチップの端部において電気的ショートを起こし易くな
る。
さらに、第４図に示す如く接続バンプ２をＬ ＳＩチッ
プ周辺部に単列に形成する為に多くの入出力端子を必要
とするＬＳＩチップにおいては、接続バンプ２の間隔を
狭くしなければならない。その為、多くの入出力端子を
必要とするＬＳＩチップにおいて、必要な接続用パン１
間距離を確保し、かつ、多くの接続バンプをＬＳＩチッ
プの周辺部に単列に形成しようとする場合には、ＬＳＩ
チップサイズが大きくなり、歩留りが低下し、原価も高
くなる。
プ周辺部に単列に形成する為に多くの入出力端子を必要
とするＬＳＩチップにおいては、接続バンプ２の間隔を
狭くしなければならない。その為、多くの入出力端子を
必要とするＬＳＩチップにおいて、必要な接続用パン１
間距離を確保し、かつ、多くの接続バンプをＬＳＩチッ
プの周辺部に単列に形成しようとする場合には、ＬＳＩ
チップサイズが大きくなり、歩留りが低下し、原価も高
くなる。
本発明の目的は、上述した従来技術の欠点を解決し、多
くの入出力接続バンプとショーＩ・防止バンプとを有す
る半導体装置を提供することにある。
くの入出力接続バンプとショーＩ・防止バンプとを有す
る半導体装置を提供することにある。
このように、従来のＬＳＩチップの接続バンプは、ＬＳ
Ｉチップの周辺部の単列に形成されているために、多く
の入出力端子を必要とする半導体装置において、必要入
出力端子を形成することが困難となるという欠点があっ
た。また、ＬＳＩチップの端部（接続バンプとＬＳＩチ
ップエッヂ間）において電気的ショートを起こす欠点を
も合せ持っていた。
Ｉチップの周辺部の単列に形成されているために、多く
の入出力端子を必要とする半導体装置において、必要入
出力端子を形成することが困難となるという欠点があっ
た。また、ＬＳＩチップの端部（接続バンプとＬＳＩチ
ップエッヂ間）において電気的ショートを起こす欠点を
も合せ持っていた。
本発明の半導体装置は、表面上の４辺の周辺部の各辺に
ほぼ平行にそれぞれ設けられた１列の複数個の第１の接
続バンプ、内部に前記周辺部の１辺に平行に２列をなし
て配置された複数個の第２の接続バンプ、および前記第
１．第２の接続バンプの外側に設けられた複数個のショ
ート防止用バンプから成る集積回路チップと、表面上に
複数個の試験用電極と電気的導体とが接続されて成る絶
縁フィルムとを具備し、前記第２の接続バンプそれぞれ
の、前記周辺部の１辺と直角方向の中心線が前記第２の
接続バンプの間に位置することを特徴とする。
ほぼ平行にそれぞれ設けられた１列の複数個の第１の接
続バンプ、内部に前記周辺部の１辺に平行に２列をなし
て配置された複数個の第２の接続バンプ、および前記第
１．第２の接続バンプの外側に設けられた複数個のショ
ート防止用バンプから成る集積回路チップと、表面上に
複数個の試験用電極と電気的導体とが接続されて成る絶
縁フィルムとを具備し、前記第２の接続バンプそれぞれ
の、前記周辺部の１辺と直角方向の中心線が前記第２の
接続バンプの間に位置することを特徴とする。
次に、本発明について図面を参照して詳細に説明する。
第１図は、本発明による半導体装置の一実施例を示す断
面図であり、第２図は、前記一実施例を示す平面図であ
る。
面図であり、第２図は、前記一実施例を示す平面図であ
る。
第１図及び第２図に示すように、ＬＳＩチップ１の表面
の内部と４辺の周辺部に、周知のメツキ技術により金メ
ツキされた接続バンプ２とショート防止バンブ３を形成
している。接続バンプ２は、周辺部はそれぞれ１列であ
り、中央部のものは２列で、１つの周辺部の列に平行で
あり、その列と直角方向の中心線が周辺部のものの間に
位置するように配置形成されている。
の内部と４辺の周辺部に、周知のメツキ技術により金メ
ツキされた接続バンプ２とショート防止バンブ３を形成
している。接続バンプ２は、周辺部はそれぞれ１列であ
り、中央部のものは２列で、１つの周辺部の列に平行で
あり、その列と直角方向の中心線が周辺部のものの間に
位置するように配置形成されている。
一方、絶縁フィルム７のＬＳＩチップ収納部８を前もっ
て打ち抜き、その絶縁フィルム７上に銅箔を密着されて
、所定の複数個の入出力端子４と配線パターン５と試験
用電極６とを周知のエツチング技術と金メツキ技術によ
り形成している。
て打ち抜き、その絶縁フィルム７上に銅箔を密着されて
、所定の複数個の入出力端子４と配線パターン５と試験
用電極６とを周知のエツチング技術と金メツキ技術によ
り形成している。
さらに、前記の如く配置形成された複数個の接続バンプ
２と複数個の入出力端子４を１対１に位置合せし１両者
を周知の接続技術（例えば熱圧着〉により接続する。
２と複数個の入出力端子４を１対１に位置合せし１両者
を周知の接続技術（例えば熱圧着〉により接続する。
又、前記ショート防止バンプ３は前記接続バンプとチッ
プエッヂ間において前記入出力端子４下に少なくとも１
個が形成（本実施例では１個）されている。
プエッヂ間において前記入出力端子４下に少なくとも１
個が形成（本実施例では１個）されている。
このようにして多くの入出力端子を有する半導体装置を
実現する。
実現する。
以上説明したように本発明は、第１にＬＳＩチップの内
部と周辺部に形成された複数個の接続バンプを列方向に
それぞれが重ならない位置で千鳥状に配置することによ
り多くの入出力端子を必要とするＬＳＩチップが実現で
き、第２に前記接続バンプとチップエッヂ間にショート
防止バンブをチップ表面で、かつ接続バンプに接続され
ているそれぞれの入出力端子に少なくとも１個形成する
ことにより、入出力端子がＬＳＩチップと接触して電気
的にショートすることを防止でき、第３に前記接続バン
プがＬＳＩチップの内部にも存在するのでＬＳＩチップ
での入出力端子と内部回路を接続する場合の設計すなわ
ちレイアウト設計がやり易くなる効県がある。
部と周辺部に形成された複数個の接続バンプを列方向に
それぞれが重ならない位置で千鳥状に配置することによ
り多くの入出力端子を必要とするＬＳＩチップが実現で
き、第２に前記接続バンプとチップエッヂ間にショート
防止バンブをチップ表面で、かつ接続バンプに接続され
ているそれぞれの入出力端子に少なくとも１個形成する
ことにより、入出力端子がＬＳＩチップと接触して電気
的にショートすることを防止でき、第３に前記接続バン
プがＬＳＩチップの内部にも存在するのでＬＳＩチップ
での入出力端子と内部回路を接続する場合の設計すなわ
ちレイアウト設計がやり易くなる効県がある。
第１図、第２図は本発明の一実施例の断面図。
平面図、第３図、第４図は従来例の断面図、平面図であ
る。 １・・・ＬＳＩチップ、２・・・接続バンブ、３・・・
ショー Ｉ−防止バンプ、４・・・入出力端子、５・・
・配線パターン、６・・・試験用電極、７・・・絶縁フ
ィルム、８・・・第 ＩＴ２Ｊ ４人出ｌ埼子 ′””″パ 手、薯
る。 １・・・ＬＳＩチップ、２・・・接続バンブ、３・・・
ショー Ｉ−防止バンプ、４・・・入出力端子、５・・
・配線パターン、６・・・試験用電極、７・・・絶縁フ
ィルム、８・・・第 ＩＴ２Ｊ ４人出ｌ埼子 ′””″パ 手、薯
Claims (1)
- 表面上の４辺の周辺部の各辺にほぼ平行にそれぞれ設け
られた１列の複数個の第１の接続バンプ、内部に前記周
辺部の１辺に平行に２列をなして配置された複数個の第
２の接続バンプ、および前記第１、第２の接続バンプの
外側に設けられた複数個のショート防止用バンプから成
る集積回路チップと、表面上に複数個の試験用電極と電
気的導体とが接続されて成る絶縁フィルムとを具備し、
前記第２の接続バンプそれぞれの、前記周辺部の１辺と
直角方向の中心線が前記第２の接続バンプの間に位置す
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61185531A JPS6341036A (ja) | 1986-08-06 | 1986-08-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61185531A JPS6341036A (ja) | 1986-08-06 | 1986-08-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6341036A true JPS6341036A (ja) | 1988-02-22 |
| JPH0533532B2 JPH0533532B2 (ja) | 1993-05-19 |
Family
ID=16172430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61185531A Granted JPS6341036A (ja) | 1986-08-06 | 1986-08-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6341036A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09172039A (ja) * | 1995-12-18 | 1997-06-30 | Nec Corp | 半導体装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0943304A (ja) * | 1995-07-26 | 1997-02-14 | Nec Corp | 半導体試験装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53123074A (en) * | 1977-04-01 | 1978-10-27 | Nec Corp | Semiconductor device |
| JPS5512791A (en) * | 1978-07-14 | 1980-01-29 | Nec Corp | Semiconductor device |
-
1986
- 1986-08-06 JP JP61185531A patent/JPS6341036A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53123074A (en) * | 1977-04-01 | 1978-10-27 | Nec Corp | Semiconductor device |
| JPS5512791A (en) * | 1978-07-14 | 1980-01-29 | Nec Corp | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09172039A (ja) * | 1995-12-18 | 1997-06-30 | Nec Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0533532B2 (ja) | 1993-05-19 |
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