JPS6339924B2 - - Google Patents
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- JPS6339924B2 JPS6339924B2 JP2603582A JP2603582A JPS6339924B2 JP S6339924 B2 JPS6339924 B2 JP S6339924B2 JP 2603582 A JP2603582 A JP 2603582A JP 2603582 A JP2603582 A JP 2603582A JP S6339924 B2 JPS6339924 B2 JP S6339924B2
- Authority
- JP
- Japan
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- analog
- signal
- digital
- input
- scan clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Links
- 230000005540 biological transmission Effects 0.000 claims description 20
- 125000004122 cyclic group Chemical group 0.000 claims description 18
- 238000006243 chemical reaction Methods 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
- Selective Calling Equipment (AREA)
Description
【発明の詳細な説明】
本発明は、入力装置に順次比較形のアナログ・
デジタル変換器を備え、予め記憶したプログラム
に基づく演算処理装置からの指令信号により、ア
ナログ入力信号をデジタル信号に変換し、当該デ
ジタル信号をサイクリツク伝送装置を介して前記
演算処理装置に入力し得、これによりアナログ信
号を処理可能としたシーケンスコントローラ、あ
るいはマイクロコントローラ等に利用して好適な
アナログ入力変換装置に関する。
デジタル変換器を備え、予め記憶したプログラム
に基づく演算処理装置からの指令信号により、ア
ナログ入力信号をデジタル信号に変換し、当該デ
ジタル信号をサイクリツク伝送装置を介して前記
演算処理装置に入力し得、これによりアナログ信
号を処理可能としたシーケンスコントローラ、あ
るいはマイクロコントローラ等に利用して好適な
アナログ入力変換装置に関する。
第１図は従来装置の一例を示したものであり、
CPUは演算処理装置（以下単にCPUという。）、
INは入力装置である。BD１はCPU側に設けたサ
イクリツク伝送装置、SD２は入力装置IN側に設
けたサイクリツク伝送装置であり、これら伝送装
置SD１，SD２によりCPUと入力装置INとの間
で信号の伝送を可能としている。Ｂは入力装置
INに設けた１つのアナログ入力ユニツトであり、
一般的に入力装置INはこのようなアナログ入力
ユニツトを複数個備えている。Ａ，Ｃが他のアナ
ログ入力ユニツトで、その構成はアナログ入力ユ
ニツトＢと同一であるため省略して示してある。
各アナログ入力ユニツトＡ，Ｂ，Ｃはアナログ・
デジタル変換器ADC，ラツチ回路Ｌ，およびト
リガパルス発生回路TGを備えている。アナロ
グ・デジタル変換器ADCとしては、高速変換が
要求されることから、順次比較形のものが使用さ
れる。
CPUは演算処理装置（以下単にCPUという。）、
INは入力装置である。BD１はCPU側に設けたサ
イクリツク伝送装置、SD２は入力装置IN側に設
けたサイクリツク伝送装置であり、これら伝送装
置SD１，SD２によりCPUと入力装置INとの間
で信号の伝送を可能としている。Ｂは入力装置
INに設けた１つのアナログ入力ユニツトであり、
一般的に入力装置INはこのようなアナログ入力
ユニツトを複数個備えている。Ａ，Ｃが他のアナ
ログ入力ユニツトで、その構成はアナログ入力ユ
ニツトＢと同一であるため省略して示してある。
各アナログ入力ユニツトＡ，Ｂ，Ｃはアナログ・
デジタル変換器ADC，ラツチ回路Ｌ，およびト
リガパルス発生回路TGを備えている。アナロ
グ・デジタル変換器ADCとしては、高速変換が
要求されることから、順次比較形のものが使用さ
れる。
順次比較形アナログ・デジタル変換器は、各デ
ジタル・ビツトをその最上位ビツトから順次
“１”，“０”としていつて、デジタル・アナログ
変換出力と入力電圧が等しくなる点を探すように
したものである。第２図はその原理図であり、ア
ナログ信号入力端子AINへの入力電圧Viを４ビ
ツトのデジタル信号に変換する場合を例に取つて
示してある。まず、タイミング信号T1で最上位
ビツトのフリツプフロツプ回路FF1をセツトす
る。そうすると、デジタル出力DOは“1000”と
なるので、比較器COMには、このデジタル信号
をデジタル・アナログ変換器DACでアナログ信
号に変換した電圧が加わり、比較器COMはこれ
と入力電圧Viとを比較する。これでもし、出力
が“１”なら入力電圧Viのほうが高く、入力電
圧Viの変換値は“1000”より大きく“1XXX”
（Ｘは不定を意味する。以下、同様である。）とな
ることがわかるので、次のタイミング信号T2で
フリツプフロツプ回路FF1がリセツトされないよ
うにタイミング信号のゲートAND1，AND2，
AND3，AND4を閉じる。すなわち、比較器
COMの出力が“１”であることから、不定回路
NOTの出力は“０”となり、上記各ゲートが閉
じる。次に、タイミング信号T3がきて、フリツ
プフロツプ回路FF2がセツトされ、“1100”の変
換出力が入力電圧Viより高かつたとすると、比
較器COMの出力は“０”となり、これは各ゲー
トAND1，AND2，AND3，AND4を開くので、
タイミング信号T4でフリツプフロツプ回路FF2は
リセツトされ、入力電圧Viの変換値は“10XX”
ということになる。こうして、以後、タイミング
信号T5，T6，T7，T8を順次与え、各ビツトを調
べればアナログ・デジタル変換は終了し、デジタ
ル出力DOには入力電圧Viのデジタル値が得られ
る。タイミング信号T1，T2，……，T8を出力す
るタイミング信号発生回路TPGは、トリガ信号
TSが印加される毎に一連のタイミング信号T1，
T2，……，T8を順次出力し、停止する。
ジタル・ビツトをその最上位ビツトから順次
“１”，“０”としていつて、デジタル・アナログ
変換出力と入力電圧が等しくなる点を探すように
したものである。第２図はその原理図であり、ア
ナログ信号入力端子AINへの入力電圧Viを４ビ
ツトのデジタル信号に変換する場合を例に取つて
示してある。まず、タイミング信号T1で最上位
ビツトのフリツプフロツプ回路FF1をセツトす
る。そうすると、デジタル出力DOは“1000”と
なるので、比較器COMには、このデジタル信号
をデジタル・アナログ変換器DACでアナログ信
号に変換した電圧が加わり、比較器COMはこれ
と入力電圧Viとを比較する。これでもし、出力
が“１”なら入力電圧Viのほうが高く、入力電
圧Viの変換値は“1000”より大きく“1XXX”
（Ｘは不定を意味する。以下、同様である。）とな
ることがわかるので、次のタイミング信号T2で
フリツプフロツプ回路FF1がリセツトされないよ
うにタイミング信号のゲートAND1，AND2，
AND3，AND4を閉じる。すなわち、比較器
COMの出力が“１”であることから、不定回路
NOTの出力は“０”となり、上記各ゲートが閉
じる。次に、タイミング信号T3がきて、フリツ
プフロツプ回路FF2がセツトされ、“1100”の変
換出力が入力電圧Viより高かつたとすると、比
較器COMの出力は“０”となり、これは各ゲー
トAND1，AND2，AND3，AND4を開くので、
タイミング信号T4でフリツプフロツプ回路FF2は
リセツトされ、入力電圧Viの変換値は“10XX”
ということになる。こうして、以後、タイミング
信号T5，T6，T7，T8を順次与え、各ビツトを調
べればアナログ・デジタル変換は終了し、デジタ
ル出力DOには入力電圧Viのデジタル値が得られ
る。タイミング信号T1，T2，……，T8を出力す
るタイミング信号発生回路TPGは、トリガ信号
TSが印加される毎に一連のタイミング信号T1，
T2，……，T8を順次出力し、停止する。
第１図に示すアナログ・デジタル変換器ADC
は、複数のアナログ信号入力端子B0，B1，B2，
B3を有し、これらアナログ入力端子B0，B1，
B2，B3からそのいずれか１つの入力端子を選択
する選択アドレス信号（以下、量アドレスと称す
る。）の入力端子（以下、量アドレス入力端子と
称する。）ADDへの量アドレス入力により、これ
によつて選択された端子に入力された入力電圧
を、アナログ信号入力端子AINに選択入力可能
にしたものである。これは何ら特殊なものでな
く、市販に供されているものである。前記した量
アドレスはCPUから指令出力されるものであり、
これはサイクリツク伝送回路SD1，SD2を介して
ラツチ回路Ｌにラツチされる。CPUからの指令
情報は量アドレスとユニツトアドレスとから成
る。図示しないが、サイクリツク伝送装置SD2は
内部にユニツト解読器を備えており、CPUから
のユニツトアドレスを入力し、これで選択された
アナログ入力ユニツトＡ，Ｂ，Ｃのラツチ回路Ｌ
に、量アドレスをラツチするラツチ信号LPを印
加する。ラツチ回路Ｌは量アドレスを一時記憶
し、その出力をアナログ・デジタル変換器ADC
の量アドレス入力端子ADD、およびトリガパル
ス発生回路TGに入力する。トリガパルス発生回
路TGはオア回路ORと単安定マルチバイブレー
タOSとで構成する。ラツチ回路Ｌは量アドレス
がセツトされる以前に一担クリアされる。したが
つて、ラツチ回路Ｌの各ビツトのオア条件を検出
すれば、ラツチ回路Ｌに量アドレスがセツトされ
たこととがわかる。単安定マルチバイブレータ
OSはオア回路ORの出力の立上りを検出し、アナ
ログ・デジタル変換器ADCのトリガ信号入力端
子TRへ印加するトリガ信号を作成する。
は、複数のアナログ信号入力端子B0，B1，B2，
B3を有し、これらアナログ入力端子B0，B1，
B2，B3からそのいずれか１つの入力端子を選択
する選択アドレス信号（以下、量アドレスと称す
る。）の入力端子（以下、量アドレス入力端子と
称する。）ADDへの量アドレス入力により、これ
によつて選択された端子に入力された入力電圧
を、アナログ信号入力端子AINに選択入力可能
にしたものである。これは何ら特殊なものでな
く、市販に供されているものである。前記した量
アドレスはCPUから指令出力されるものであり、
これはサイクリツク伝送回路SD1，SD2を介して
ラツチ回路Ｌにラツチされる。CPUからの指令
情報は量アドレスとユニツトアドレスとから成
る。図示しないが、サイクリツク伝送装置SD2は
内部にユニツト解読器を備えており、CPUから
のユニツトアドレスを入力し、これで選択された
アナログ入力ユニツトＡ，Ｂ，Ｃのラツチ回路Ｌ
に、量アドレスをラツチするラツチ信号LPを印
加する。ラツチ回路Ｌは量アドレスを一時記憶
し、その出力をアナログ・デジタル変換器ADC
の量アドレス入力端子ADD、およびトリガパル
ス発生回路TGに入力する。トリガパルス発生回
路TGはオア回路ORと単安定マルチバイブレー
タOSとで構成する。ラツチ回路Ｌは量アドレス
がセツトされる以前に一担クリアされる。したが
つて、ラツチ回路Ｌの各ビツトのオア条件を検出
すれば、ラツチ回路Ｌに量アドレスがセツトされ
たこととがわかる。単安定マルチバイブレータ
OSはオア回路ORの出力の立上りを検出し、アナ
ログ・デジタル変換器ADCのトリガ信号入力端
子TRへ印加するトリガ信号を作成する。
CPUはプログラム記憶部に予め記憶されたプ
ログラムに基づいて、入力装置INから所定の信
号を取り込み、所定の演算処理を実行し、その結
果により図示しない出力装置を介して制御対象を
所望の状態に制御する。今、ここでアナログ入力
ユニツトＢのアナログ信号入力端子B0に入力さ
れているアナログ信号を取り込む場合について考
える。CPUは指令情報として、ユニツトアドレ
スがＢで、量アドレスがB0の情報を出力する。
この指令情報はサイクリツク伝送装置SD１によ
つてサイクリツク伝送装置SD２に書き込まれる。
この書き込まれた情報のうち、量アドレスはユニ
ツトアドレスによつて生成されたラツチ信号LP
によつて、アナログ入力ユニツトＢのラツチ回路
Ｌに一時記憶される。これによつて、アナログ信
号入力端子AINにはアナログ信号入力端子B0が
接続される。略同時に、ラツチ回路Ｌに量アドレ
スが一時記憶されたことをトリガパルス発生回路
TPが検知し、アナログ・デジタル変換器ADCの
トリガパルス入力端子TRにトリガパルスTSを
入力する。これにより、タイミングパルス発生回
路TPGが一連のタイミングパルスT1，T2，T3，
……T8を出力すると、変換が終了し、タイミン
グパルスT1，T2，T3，……，T8の発生は停止す
る。そして、デジタル出力DOはサイクリツク伝
送回路SD２，SD１を径由してCPUに入力される
ことになる。
ログラムに基づいて、入力装置INから所定の信
号を取り込み、所定の演算処理を実行し、その結
果により図示しない出力装置を介して制御対象を
所望の状態に制御する。今、ここでアナログ入力
ユニツトＢのアナログ信号入力端子B0に入力さ
れているアナログ信号を取り込む場合について考
える。CPUは指令情報として、ユニツトアドレ
スがＢで、量アドレスがB0の情報を出力する。
この指令情報はサイクリツク伝送装置SD１によ
つてサイクリツク伝送装置SD２に書き込まれる。
この書き込まれた情報のうち、量アドレスはユニ
ツトアドレスによつて生成されたラツチ信号LP
によつて、アナログ入力ユニツトＢのラツチ回路
Ｌに一時記憶される。これによつて、アナログ信
号入力端子AINにはアナログ信号入力端子B0が
接続される。略同時に、ラツチ回路Ｌに量アドレ
スが一時記憶されたことをトリガパルス発生回路
TPが検知し、アナログ・デジタル変換器ADCの
トリガパルス入力端子TRにトリガパルスTSを
入力する。これにより、タイミングパルス発生回
路TPGが一連のタイミングパルスT1，T2，T3，
……T8を出力すると、変換が終了し、タイミン
グパルスT1，T2，T3，……，T8の発生は停止す
る。そして、デジタル出力DOはサイクリツク伝
送回路SD２，SD１を径由してCPUに入力される
ことになる。
以上のように構成した従来のものにおいて、サ
イクリツク伝送装置SD２は、サイクリツクに常
時、デジタル変換された各アナログ入力ユニツト
Ａ，Ｂ，Ｃからのデジタル信号をCPUへ伝送し
ているが、同じアナログ信号を再び別なタイミン
グで読み込むためには、量アドレスを別なアドレ
スに変えた後、所定の量アドレスを再びセツトし
なければならない。すなわち、この操作を経なけ
れば、過去に変換したデータを取り込んでしまう
ことになる。この操作はCPUのプログラムによ
つて対処することになるが、これがため従来のも
のはプログラムが複雑になり、またサイクリツク
伝送装置SD１，SD２の伝送サイクル時間によつ
てCPUの処理速度や装置としての応答速度が遅
くなつてしまうという欠点があつた。
イクリツク伝送装置SD２は、サイクリツクに常
時、デジタル変換された各アナログ入力ユニツト
Ａ，Ｂ，Ｃからのデジタル信号をCPUへ伝送し
ているが、同じアナログ信号を再び別なタイミン
グで読み込むためには、量アドレスを別なアドレ
スに変えた後、所定の量アドレスを再びセツトし
なければならない。すなわち、この操作を経なけ
れば、過去に変換したデータを取り込んでしまう
ことになる。この操作はCPUのプログラムによ
つて対処することになるが、これがため従来のも
のはプログラムが複雑になり、またサイクリツク
伝送装置SD１，SD２の伝送サイクル時間によつ
てCPUの処理速度や装置としての応答速度が遅
くなつてしまうという欠点があつた。
本発明の目的は、CPUの処理速度をそこなう
ことなく、アナログ入力信号の変化に対する装置
としての応答速度の向上を実現することにある。
ことなく、アナログ入力信号の変化に対する装置
としての応答速度の向上を実現することにある。
アナログ入力信号に対する応答速度を向上させ
る為には、常時アナログ・デジタル変換を行なう
ようにすれば良いが、一般に使われている順次比
較形のアナログ・デジタル変換器では不可能であ
る。そこで、本発明はサイクリツクに伝送してい
るサイクリツク伝送装置のスキヤン・クロツク信
号のサイクル時間が短かいことに着目したもので
あり、その特徴とするところは、この信号を利用
してサイクリツクにアナログ・デジタル変換をさ
せることにある。
る為には、常時アナログ・デジタル変換を行なう
ようにすれば良いが、一般に使われている順次比
較形のアナログ・デジタル変換器では不可能であ
る。そこで、本発明はサイクリツクに伝送してい
るサイクリツク伝送装置のスキヤン・クロツク信
号のサイクル時間が短かいことに着目したもので
あり、その特徴とするところは、この信号を利用
してサイクリツクにアナログ・デジタル変換をさ
せることにある。
以下、第４図に示す本発明の一実施例について
説明する。サイクリツク伝送装置SD２はこれに
接続されたアナログ入力ユニツトＡ，Ｂ，Ｃから
のデジタル出力DOをスキヤンし、順次循環的に
サイクリツク伝送装置SD１に送出する。このた
め、サイクリツク伝送装置SD２は第３図に示す
ように、各アナログ入力ユニツトＡ，Ｂ，Ｃから
のデジタル出力DOをスキヤンするスキヤン・ク
ロツク信号発生回路を内部に備えている。ここ
で、スキヤン・クロツクSA，SB，SCはそれぞ
れアナログ入力ユニツトＡ，Ｂ，Ｃをスキヤンす
るためのものである。そこで、このスキヤン・ク
ロツク信号SA，SB，SCとラツチ回路Ｌに量ア
ドレス信号がセツトされていることによる信号と
でアナログ・デジタル変換器ADCのトリガ信号
を生成するようにする。すなわち、それぞれのア
ナログ入力ユニツトＡ，Ｂ，Ｃのオア回路ORの
出力信号と、当該アナログ入力ユニツトＡ，Ｂ，
Ｃのスキヤンクロツク信号SA，SB，SCとをア
ンド回路ANDに入力し、この両信号のアンド条
件成立による信号でアナログ・デジタル変換器
ADCのトリガ信号を生成するようトリガパルス
発生回路TPを構成する。
説明する。サイクリツク伝送装置SD２はこれに
接続されたアナログ入力ユニツトＡ，Ｂ，Ｃから
のデジタル出力DOをスキヤンし、順次循環的に
サイクリツク伝送装置SD１に送出する。このた
め、サイクリツク伝送装置SD２は第３図に示す
ように、各アナログ入力ユニツトＡ，Ｂ，Ｃから
のデジタル出力DOをスキヤンするスキヤン・ク
ロツク信号発生回路を内部に備えている。ここ
で、スキヤン・クロツクSA，SB，SCはそれぞ
れアナログ入力ユニツトＡ，Ｂ，Ｃをスキヤンす
るためのものである。そこで、このスキヤン・ク
ロツク信号SA，SB，SCとラツチ回路Ｌに量ア
ドレス信号がセツトされていることによる信号と
でアナログ・デジタル変換器ADCのトリガ信号
を生成するようにする。すなわち、それぞれのア
ナログ入力ユニツトＡ，Ｂ，Ｃのオア回路ORの
出力信号と、当該アナログ入力ユニツトＡ，Ｂ，
Ｃのスキヤンクロツク信号SA，SB，SCとをア
ンド回路ANDに入力し、この両信号のアンド条
件成立による信号でアナログ・デジタル変換器
ADCのトリガ信号を生成するようトリガパルス
発生回路TPを構成する。
このようにすれば、ラツチ回路Ｌに量アドレス
をラツチすることにより、この量アドレスがラツ
チされている間中、オア回路ORは信号を出力す
る。一方、スキヤン・クロツク信号は一定時間間
隔でサイクリツク伝送装置SD２から出力される。
したがつて、スキヤン・クロツク信号が出力され
るたびごとにアンド回路ANDのアンド条件が成
立し、このアンド回路ANDからは一定時間間隔
でトリガ信号TSが出力され、アナログ・デジタ
ル変換器ADCに印加される。量アドレスはラツ
チ回路Ｌにラツチされているので、、選択された
アドレスのアナログ入力信号は一定時間毎にアナ
ログ・デジタル変換器ADCでデジタル変換され
ることになり、変換されたデジタルデータはサイ
クリツク伝送装置SD２，SD１を介してCPUへ伝
送される。これにより、CPUは所定のアナログ
データをデジタル・データに変換して読み込むこ
とができることになる。
をラツチすることにより、この量アドレスがラツ
チされている間中、オア回路ORは信号を出力す
る。一方、スキヤン・クロツク信号は一定時間間
隔でサイクリツク伝送装置SD２から出力される。
したがつて、スキヤン・クロツク信号が出力され
るたびごとにアンド回路ANDのアンド条件が成
立し、このアンド回路ANDからは一定時間間隔
でトリガ信号TSが出力され、アナログ・デジタ
ル変換器ADCに印加される。量アドレスはラツ
チ回路Ｌにラツチされているので、、選択された
アドレスのアナログ入力信号は一定時間毎にアナ
ログ・デジタル変換器ADCでデジタル変換され
ることになり、変換されたデジタルデータはサイ
クリツク伝送装置SD２，SD１を介してCPUへ伝
送される。これにより、CPUは所定のアナログ
データをデジタル・データに変換して読み込むこ
とができることになる。
したがつて、CPUは量アドレスを一度設定す
れば、以後はそのデータを読み込むだけになる。
又、サイクリツクにアナログ信号をデジタル変換
してCPUへ伝送することができる為に、CPU内
で特殊なプログラムを作成しなくてもよく、装置
としての応答速度が向上する。
れば、以後はそのデータを読み込むだけになる。
又、サイクリツクにアナログ信号をデジタル変換
してCPUへ伝送することができる為に、CPU内
で特殊なプログラムを作成しなくてもよく、装置
としての応答速度が向上する。
以上、実施例においては、各アナログ入力ユニ
ツトＡ，Ｂ，Ｃに当該ユニツトＡ，Ｂ，Ｃに割り
当てられたスキヤン・クロツク信号信号SA，
SB，SCを入力し、アナログ・デジタル変換器
ADCを作動するようにしているが、これはすべ
てのスキヤン・クロツク信号SA，SB，SCを入
力し、それぞれのスキヤン・クロツク信号SA，
SB，SCで作動するようにしてもよい。これは例
えば、スキヤン・クロツク信号SA，SB，SCを
オア回路に入力してすべてを合成した信号を作成
し、このオア回路の出力をアンド回路ANDに入
力することで実現可能である。また、実施例はラ
ツチ回路４に量アドレスがアツトされていること
を条件として、スキヤン・クロツク信号SA，
SB，SCでアナログ・デジタル変換器ADCをトリ
ガするようにしているが、ラツチ回路４に量アド
レスがセツトされているか否かを確認する必要の
ない場合には、スキヤン・クロツク信号SA，
SB，SCで直接アナログ・デジタル変換器ADCを
トリガするようにしてもよい。更に、実施例はア
ナログ・デジタル変換器ADCとして、複数のア
ナログ入力が可能なものを例に取つて示したもの
であるため、これの選択に量アドレスが必要とな
つているが、これが単数である場合には、量アド
レスの関係した回路は不要となる。したがつて、
この場合にはアナログ・デジタル変換器ADCに
は、アナログ入力の他にスキヤン・クロツク信号
のみがそのトリガ信号として加わるのみとなる。
ツトＡ，Ｂ，Ｃに当該ユニツトＡ，Ｂ，Ｃに割り
当てられたスキヤン・クロツク信号信号SA，
SB，SCを入力し、アナログ・デジタル変換器
ADCを作動するようにしているが、これはすべ
てのスキヤン・クロツク信号SA，SB，SCを入
力し、それぞれのスキヤン・クロツク信号SA，
SB，SCで作動するようにしてもよい。これは例
えば、スキヤン・クロツク信号SA，SB，SCを
オア回路に入力してすべてを合成した信号を作成
し、このオア回路の出力をアンド回路ANDに入
力することで実現可能である。また、実施例はラ
ツチ回路４に量アドレスがアツトされていること
を条件として、スキヤン・クロツク信号SA，
SB，SCでアナログ・デジタル変換器ADCをトリ
ガするようにしているが、ラツチ回路４に量アド
レスがセツトされているか否かを確認する必要の
ない場合には、スキヤン・クロツク信号SA，
SB，SCで直接アナログ・デジタル変換器ADCを
トリガするようにしてもよい。更に、実施例はア
ナログ・デジタル変換器ADCとして、複数のア
ナログ入力が可能なものを例に取つて示したもの
であるため、これの選択に量アドレスが必要とな
つているが、これが単数である場合には、量アド
レスの関係した回路は不要となる。したがつて、
この場合にはアナログ・デジタル変換器ADCに
は、アナログ入力の他にスキヤン・クロツク信号
のみがそのトリガ信号として加わるのみとなる。
以上の説明から明らかなように、本発明によれ
ば、CPUの処理速度を損うことなく、アナログ
入力信号の変化に対する装置としての応答速度を
向上できる。
ば、CPUの処理速度を損うことなく、アナログ
入力信号の変化に対する装置としての応答速度を
向上できる。
第１図は従来装置の一例を示すブロツク図、第
２図は順次比較アナログ・デジタル変換器の一例
を示すブロツク図、第３図は本発明を説明するた
めのスキヤン・クロツク信号のタイムチヤート、
第４図は本発明の一実施例を示すブロツク図であ
る。 ADC：順次比較形アナログ・デジタル変換手
段、SD１，SD２：サイクリツク伝送手段、
CPU：演算処理手段。
２図は順次比較アナログ・デジタル変換器の一例
を示すブロツク図、第３図は本発明を説明するた
めのスキヤン・クロツク信号のタイムチヤート、
第４図は本発明の一実施例を示すブロツク図であ
る。 ADC：順次比較形アナログ・デジタル変換手
段、SD１，SD２：サイクリツク伝送手段、
CPU：演算処理手段。
Claims (1)
- １ アナログ入力信号をトリガ信号の印加により
デジタル信号に変換して出力する順次比較形アナ
ログ・デジタル変換手段を複数組備え、当該各順
次比較形アナログ・デジタル変換手段からのデジ
タル出力信号を、前記各順次比較形アナログ・デ
ジタル変換手段を順次スキヤンするスキヤン・ク
ロツク信号に基づいて、順次サイクリツクに演算
処理手段に伝送するサイクリツク伝送手段とを備
えたものにおいて、前記サイクリツク伝送手段か
らの前記スキヤン・クロツク信号を入力し、対応
する順次比較形アナログ・デジタル変換手段が選
択されていることにより、入力した前記スキヤ
ン・クロツク信号に基づいて前記順次比較形アナ
ログ・デジタル変換手段に印加する前記トリガ信
号を出力すトリガパルス発生回路を、前記各順次
比較形アナログ・デジタル変換手段に対応して設
けたことを特徴とするアナログ入力変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2603582A JPS58144253A (ja) | 1982-02-22 | 1982-02-22 | アナログ入力変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2603582A JPS58144253A (ja) | 1982-02-22 | 1982-02-22 | アナログ入力変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58144253A JPS58144253A (ja) | 1983-08-27 |
| JPS6339924B2 true JPS6339924B2 (ja) | 1988-08-09 |
Family
ID=12182440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2603582A Granted JPS58144253A (ja) | 1982-02-22 | 1982-02-22 | アナログ入力変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58144253A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0719134Y2 (ja) * | 1989-09-20 | 1995-05-01 | ティーディーケイ株式会社 | セラミック電子部品 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61187028A (ja) * | 1985-02-14 | 1986-08-20 | Chino Works Ltd | 入力取込装置 |
-
1982
- 1982-02-22 JP JP2603582A patent/JPS58144253A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0719134Y2 (ja) * | 1989-09-20 | 1995-05-01 | ティーディーケイ株式会社 | セラミック電子部品 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58144253A (ja) | 1983-08-27 |
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