JPS6338254A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明にかかる半導体集積回路は、所定の方向に繰り返
し配置された各活性領域の中にそれぞれソースを共通に
する２個のトランジスタが形成され、該活性領域の一方
の端に該２個のトランジスタの一方のドレイン領域に対
するコンタクト部分が形成され、該活性領域の他方の端
に該２個のトランジスタの他方のドレイン領域に対する
コンタクト部分が形成され、該活性領域の中央部に該２
個のトランジスタの共通ソース領域に対する共通コンタ
クト部分が形成されており、これにより従来技術におけ
るこの種の半導体集積回路に比し、レイアウトパターン
を何等複雑なものとすることなく、トランジスタのくり
返し配置における同一のレイアウトピソヂに対し、トラ
ンジスタのゲート長を長くとることができ、ゲート長の
過度の短縮によるトランジスタ性能の劣化を防止するこ
とができる。

〔産業上の利用分野〕

本発明は半導体集積回路に関し、特にグイナミソクＲＡ
Ｍ用のセンスアンプとして用いるのに適した半導体集積
回路のレイアウトパターンの改良に関する。

〔従来の技術〕

第２図（ａ）は、従来技術におけるこの種の半導体集積
回路のレイアウトパターンの１例を示すもので、上記セ
ンスアンプ２ビツト分のレイアウトパターンが示される
。Ａ、Ｂ、Ｃはそれぞれ活性領域（点線で示す）を示し
ており（したがってそれ以外の領域はフィールド領域を
示す）、該活性領域にはそれぞれソースを共通にする２
個のトランジスタが形成されている。すなわち活性領域
Ａにはソースを共通にする（共通ソース配線Ｓに接続し
た）トランジスタＱｌおよびＧ３が形成されており、ま
た活性領域ＢおよびＣには、図面中ではそれぞれトラン
ジスタＱ２およびＱ４Ｌか示されていないが、実際は、
該活性領域Ａと同様に、各活性領域には互に隣接する２
個のトランジスタが形成される。またＢＬＩ、Ｂｌ、１
．ＲＬ２およびＢＬ２はそれぞれビット線を示しており
、またワード線は該半導体集積回路上において該ビット
線と直角方向（すなわち共通ソース配線の方向）に形成
される。

上述したように第２図に示されるレイアウトパターンは
上記センスアンプ２ビツト分のレイアウトパターンであ
って、各１対のトランジスタＱ１とＧ２およびトランジ
スタＱ３とＧ４とでそれぞれ１ビツト分のセンスアンプ
が構成される。なお該トランジスタＱ１乃至Ｑ４と該ビ
ット線および該共通ソース配線Ｓとの接続関係は第３図
に示されるとおりであり、後述する第１図および第２図
と共通する部分には対応する符号が付されている。

ここで活性領域Ａに注目すると、Ｇ１およびＧ３はそれ
ぞれトランジスタＱ１およびＧ３の実効ゲーＨＪ域、Ｉ
ＩはトランジスタＱ１のドレイン領域に設けられたコン
タクトホールであって、アルミ配線によってビット線Ｂ
ＬＩに設けられたコンタクトボール１２に接続される。

同様に３１はトランジスタＱ３のドレイン領域に設けら
れたコンタクトホールであってアルミ配線によってビッ
トｒｔｒｒｙに設けられたコンタクトホール３２に接続
される。また５は該トランジスタＱ１およびＧ３の共通
ソース領域を共通ソース配線Ｓに接続するためのコンタ
クトホールである。

同様にして活性領域Ｃ内において、Ｇ２はトランジスタ
Ｑ２の実効ゲート領域、２１はトランジスタＱ２のドレ
イン領域に設けられたコンタクトホールであってアルミ
配線によってビット線ＢＬＩに設けられたコンタクトボ
ール２２に接続される。また６は該トランジスタＱ２の
ソース領域を共通ソース配線に接続するためのコンタク
トホールである。

一方、活性領域Ｃ内において、Ｇ４はトランジスタＱ４
の実効ゲート領域、４１はトランジスタＱ４のドレイン
領域に設けられたコンタクトホールであってアルミ配線
によっ”ζビット線ＢＬ２に設けられたコンタクトホー
ル４２に接続される。

また７は該トランジスタＱ４のソース領域を共通ソース
配線に接続するだめのコンタクトホールである。なお、
上記センスアンプは折り返しビット線構造のためのもの
であるが、容易にオーブンビット線用に変形することが
できる。

ところで上記第２図に示されるセンスアンプのレイアウ
トピッチ（ワード線方向でみたピッチ）は、該第２図か
ら明らかなように４本のビット線（つまりセンスアンプ
２ビツト分）に対して２ｄｃ６＋４ｄｃｃ＋　２ｄｃ　
＋２Ｌ６＋＋２Ｌｃｚで表されるピッチ寸法を要する。

ここでｄ、６は隣接するゲート間の離間距離であり、ｄ
Ｇｃは該ゲートとコンタクトホール間の離間距離（第２
図（ｂ）参照）、ｄｃは該コンタクトホールの寸法（第
２図（ｂ）参照）、しいは配線部のゲート長、ＬＧ□は
実効ゲート長である。そしてセンスアンプの寸法を最も
小型にするために該ｄ　ｃｃ、　　ｄ　ｃｃ、　　ｄ　
ｃおよびＬＧＩについては許容最小寸法にし、ＬＧＩは
トランジスタの耐圧やしきい値のばらつき等を考えて最
適な値に定められる。１例を挙げれば、１メガビツトの
グイナミソクＲＡＭではパターンの最小寸法は１．２μ
ｍであり、トランジスタのゲート長ＬＧ２を１．７μｍ
に設定すると、該センスアンプ２ビツト分の寸法は一上
記（１）式から１．２Ｘ１０＋１．７ｘ２＝１５．４μ
ｍつまりビット線１本当りのピッチは１／４　Ｘ　１５
．４　＝３．８５μｒｎである。

〔発明が解決しようとする問題点〕

ところで近年メモリが高集積化しメモリモルの寸法が小
型化されるとこれに伴ってセンスアンプのピッチも小さ
くする必要がある。そしてパターンの加工最小寸法はプ
ロセス技術の進歩によって年々微細になりＸ線露光等を
用いれば０．３μｍの最小寸法でパターンを形成するこ
とも可能になりつつある。このためセンスアンプも形状
的には現在のままの形で小型化することは可能であるが
、このとき上記ＭＯＳトランジスタのゲート長り、□も
同時に短くなる。ところがトランジスタの性能は半導体
中の不純物濃度が不変ならばｐｎ接合の拡散電位が物理
的に不変なため、たとえ電源電圧をこれに比例して下げ
てもゲートを微細化すると必ずその影響でトランジスタ
として機能しなくなってしまう下限値が存在する。つま
りプロセス技術の進歩による微細化にトランジスタ性能
が追いつけなくなるときが必ずくるということである。

このような事態に対処するためトランジスタのゲート長
はできる限り性能上許容される十分に長いものにするよ
うなレイアウトパターンの工夫が必要である。

本発明はかかる問題点を解決するためになされたもので
、上記第２図に示されるもののように、各活性領域の中
に形成される２個のトランジスタのそれぞれのドレイン
領域に対するコンタクト部分をワード線方向に向って同
一列上に並べることなく、該ドレイン領域に対する各コ
ンタクト部分を該活性領域のそれぞれ異なった端の方に
おき、更に該２個のトランジスタの共通ソース領域に対
する共通コンタクト部分を該活性領域の中央部におくこ
とによって、該コンタクト部の専有する寸法がセンスア
ンプのピンチに与える影響を少なくし、同一ピッチのセ
ンスアンプにおいて、該センスアンプを構成するトラン
ジスタの実効ゲート長を長くすることができるようにし
たものである。

〔問題点を解決するための手段〕

上記問題点を解決するために本発明においては、所定の
方向に繰り返し配置された各活性領域の中にそれぞれソ
ースを共通にする２個のトランジスタが形成され、該活
性領域の一方の端に該２個のトランジスタの一方のドレ
イン領域に対するコンタクト部分が形成され、該活性領
域の他方の端に該２個のトランジスタの他方のドレイン
領域に対するコンタクト部分が形成され、該活性領域の
中央部に該２個のトランジスタの共通ソース令ｎ域に対
する共通コンタクト部分が形成されることを特徴とする
半導体集積回路が堤供される。

〔作　用〕

上記構成によれば、該コンタクト部の専有する寸法がセ
ンスアンプのピッチに与える影響を少なくし、同一ピッ
チのセンスアンプにおいて、該センスアンプを構成する
トランジスタの実効ゲート長を長くとることができる。

しかもかがる作用を達成させる上で、そのレイアウトパ
ターンを特に複雑にする必要がなく　（第２図に示され
る従来技術におけるものと同様に各活性領域の中でビッ
ト線を１回層曲するだけでよい）、更に該ソース領域に
対する共通コンタクト部を該活性領域の中央部におくこ
とによって各トランジスタの寄生抵抗（特にソース側の
寄生抵抗）を小さくすることができる。

〔実施例〕

第１図は本発明の１実施例としての半導体集積回路の構
成を示すもので、図中、上記第２図と対応する部分には
、第２図と共通する符号が付されている。

該第１図に示されるように、各活性領域（例えばＡ）の
島の中にソースを共通にするトランジスタが２個（例え
ばＱｌとＱ３）が形成される点では上記第２図の従来例
と同じであるが、本発明においては該活性領域Ａの一方
の端にトランジスタＱ１のドレイン領域に対するコンタ
クトホール１１が形成され（アルミ配線によりビット線
ＲＬＩ（ｌＯ） に接続される）、また該活性ｔｎ域への他方の端にトラ
ンジスタＱ３のドレン領域に対するコンタクトホール３
１が形成され（アルミ配線によりビット線ＮＴＴに接続
される）、更に該活性領域Ａの中央部には該２個のトラ
ンジスタＱｌ、Ｑ３に共通なソース領域に対する共通の
コンタクトホール５　（共通ソース配線Ｓに接続される
）が形成される。

上述した構成によれば、センスアンプのレイアウトピッ
チを決める方向（ワード線の方向）でセンスアンプを構
成する各トランジスタのコンタクト部分が一列上に並ば
な（なり、該センスアンプのレイアウトピッチ（ワード
線方向でみたピンチ）は、該第１図から明らかなように
４本のピッｉ−線（つまりセンスアンプ２ビツト分）に
対して３　ｄＧＧ＋　’ｌ　ｄＧｃ＋　ｄ６　＋　２　
Ｔ−ｃ＋−ｌ−２Ｌｃｚとなる。

したがって−上記ｄ　ＧＧ、　　ｄ　ＧＣ＋　　ｄ　ｎ
およびｌ−Ｇ　Ｉ　、　　として上記従来例と同じ値（
１，２，ｕｍ）を用い同じレイアウトピッチのセンスア
ンプ（すなわち２ビツト分の寸法を１５．４μｍとする
）を実現すると、このときのトランジスタの実効ゲート
長１−ｃｚは、１／２ｘ　（１５，４−１，２ｘ８）　
−２，９μｍとなる。

つまり上記したようにレイアウトピンチを同一として上
記トランジスタの実効ゲート長ｒ−Ｃ□を上記従来例に
おける１、７μｍに対し、１．２μｍも長いゲート長と
することができる。したがってメモリの高集積化に伴っ
てセンスアンプが更に小型になった場合にも、ゲート長
の過度の短縮によるトランジスタ性能の劣化（パンチス
ルーリークあるいはホットエレクトロン効果によるしき
い値の長期的変動等の信虻性低下）を、上記従来形に比
し、確実に防止することができる。

しかもそのためにそのレイアウトパターンを上記従来形
に比し、何等複雑にする必要がなく、（第２図に示され
るものと同様に各活性領域の中でビット線（ゲート領域
）を１回圧曲するだけでよい。）更に該ソース領域に対
する共通コンタクト部を該活性領域の中央部におくこと
によって各トランジスタの寄生抵抗（特にソース側の寄
生抵抗）として長さの短い抵抗が並列的に入るようにな
り、該寄生抵抗値を小さくすることができる。

〔発明の効果〕

本発明によれば半導体集積回路のレイアウトパターンを
特に複雑なものとすることなく、同一のレイアウトピン
チに対してトランジスタのゲート長を長くすることがで
き、該ゲート長の過度の短縮によるトランジスタ性能の
劣化を防止することができ、更に該トランジスタの寄生
抵抗をも小さくすることができる。

【図面の簡単な説明】

第１図は、本発明の１実施例としての半導体集積回路の
構成を示す図、 第２図は、従来技術における半導体集積回路の１例を示
す図 第３図は、第１図および第２図に示される半。導体集積
回路の回路接続を示す図である。 （符号の説明） Ａ、Ｂ、Ｃ・・・活性領域 ０１〜Ｑ４・・・トランジスタ ０１〜Ｇ４・・・実効ゲート領域 Ｓ・・・共通ソース配線 １１．１２，３１，３２．５・・・活性領域Ａにおける
コンタクトホール ＢＬＩ〜ＢＬ２・・・ビット線

Claims (1)

1. 【特許請求の範囲】 １、所定の方向に繰り返し配置された各活性領域の中に
   それぞれソースを共通にする２個のトランジスタが形成
   され、該活性領域の一方の端に該２個のトランジスタの
   一方のドレイン領域に対するコンタクト部分が形成され
   、該活性領域の他方の端に該２個のトランジスタの他方
   のドレイン領域に対するコンタクト部分が形成され、該
   活性領域の中央部に該２個のトランジスタの共通ソース
   領域に対する共通コンタクト部分が形成されることを特
   徴とする半導体集積回路。 ２、該トランジスタがメモリ用センスアンプの回路要素
   として用いられる、特許請求の範囲第１項記載の半導体
   集積回路。