JP2000114487A

JP2000114487A - 半導体集積回路装置

Info

Publication number: JP2000114487A
Application number: JP10292912A
Authority: JP
Inventors: Kosuke Ikeda; 孝助池田; Tomonori Sekiguchi; 知紀関口
Original assignee: Hitachi Ltd; Texas Instruments Japan Ltd
Current assignee: Hitachi Ltd; Texas Instruments Japan Ltd
Priority date: 1998-09-30
Filing date: 1998-09-30
Publication date: 2000-04-21

Abstract

(57)【要約】【課題】クロスカップル・トランジスタ部の占有面積
を減らし、チップサイズの縮小又は集積度の向上を実現
しつつ素子間のバランスをとり、或いはパターンの差異
によるインバランスを減少させること。【解決手段】クロスカップル・トランジスタを構成す
る第１のＭＯＳトランジスタＴｒ₁、Ｔｒ₃のゲート電
極１１、１３が、これら第１のＭＯＳトランジスタのソ
ース又はドレイン領域８、１４と第２のＭＯＳトランジ
スタＴｒ₂、Ｔｒ₄のゲート電極２、４とを接続する配
線１７、１８とクロスオーバーして延設され、この延設
位置１１ａ、１３ａにて第２のＭＯＳトランジスタＴｒ
₂、Ｔｒ₄のソース又はドレイン領域１０、１２と配線
１６、１９で接続されているセンスアンプを有する半導
体集積回路装置。第１及び第２のＭＯＳトランジスタの
少なくとも一方Ｔｒ₂、Ｔｒ₄のゲート電極２、４のう
ち、少なくとも配線と接続される接続部が、前記ゲート
電極の長さ方向と交差する方向に２ａ、４ａ（更には２
ｂ、４ｂ）として延設されているセンスアンプを有する
半導体集積回路装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、センスアンプなど
に好適な半導体集積回路装置に関するものである。

【０００２】

【従来の技術】従来、ダイナミックＲＡＭ（Random Acc
ess Memory) 記憶素子として、いわゆる１トランジスタ
型のＭＯＳ（Metal Oxide Semiconductor)ダイナミック
メモリー素子においては、情報“０”及び“１”の記憶
は、ＭＯＳ容量に電荷（エレクトロン）が有るか無いか
で実現していた（ＮチャネルＭＯＳの場合）。この電荷
量は非常に微量であるため、通常、センスアンプと呼ば
れる増幅器で増幅して情報を読み出している。

【０００３】図６には、従来のセンスアンプの回路例を
示すが、これは、互いに逆極性のビットラインＢ／Ｌ
（φ）及びＢ／Ｌ＿（φ）、Ｂ／Ｌ（１）及びＢ／Ｌ＿
（１）にそれぞれ接続されるＮチャネルのＭＯＳトラン
ジスタＴｒ₁及びＴｒ₂、ＮチャネルのＭＯＳトランジ
スタＴｒ₃及びＴｒ₄がクロスカップル・トランジスタ
を構成している。これらのクロスカップル・トランジス
タは対をなし、互いに対称配置され、センスクロックＳ
₁で動作するＮチャネルのクロスカップル・トランジス
タ部を形成している。Ｐチャネルのクロスカップル・ト
ランジスタ部も、上記と同様に、ＰチャネルのＭＯＳト
ランジスタＴｒ₁₁及びＴｒ₁₂、Ｔｒ₁₃及びＴｒ₁₄がクロ
スカップル・トランジスタとして互いに対称配置され、
センスクロックＳ₂で動作される。

【０００４】図７は、上記の各トランジスタ部のうち、
Ｎチャネルのクロスカップル・トランジスタ部のレイア
ウトを拡大して示すものである。図中の１、２、３、
４、５及び６はポリシリコン等のゲート電極を示し、
７、８、９、１０、１１、１２、１３、１４及び１５は
ソース又はドレイン領域を示し、１６、１７、１８及び
１９はゲート電極とソース又はドレイン領域を接続する
アルミニウム等の配線、２０は各接続箇所（コンタク
ト）を示す。

【０００５】

【発明が解決しようとする課題】しかし、こうした従来
のセンスアンプにおけるクロスカップル・トランジスタ
のレイアウトでは、ビットライン・ペアー間のバランス
は、Ｎチャネル及びＰチャネルのそれぞれのクロスカッ
プル・トランジスタ部内でバランスを取っていた為、セ
ンスアンプのレイアウトの長さを長くする要因の一つと
なっていた。

【０００６】特に、図７の如きレイアウトでは、配線１
６〜１９のレベンソン型フェイズシフトの同相スペース
が必要となるため、クロスカップル・トランジスタの対
が占める領域の幅（横幅）が大きくなってしまう。

【０００７】本発明の目的は、クロスカップル・トラン
ジスタ部の占有面積を減らし、チップサイズの縮小又は
集積度の向上を実現しつつ素子間のバランスをとり、或
いはパターンの差異によるインバランスを減少させるこ
とにある。

【０００８】

【課題を解決するための手段】即ち、本発明の第１の発
明は、クロスカップル・トランジスタを構成する第１及
び第２の絶縁ゲート型トランジスタ（以下、ＭＯＳトラ
ンジスタと称する。）の組みが一対設けられており、前
記第１のＭＯＳトランジスタのゲート電極が、前記第１
のＭＯＳトランジスタのソース又はドレイン領域と前記
第２のＭＯＳトランジスタのゲート電極とを接続する配
線とクロスオーバーして延設され、この延設位置にて前
記第２のＭＯＳトランジスタのソース又はドレイン領域
と配線で接続されている半導体集積回路装置に係るもの
である。

【０００９】この第１の発明によれば、クロスカップル
・トランジスタを構成する第１及び第２のＭＯＳトラン
ジスタにおいて、第１のＭＯＳトランジスタのゲート電
極を延設して配線として用い、これを第２のＭＯＳトラ
ンジスタの配線とクロスオーバーさせているので、第１
のＭＯＳトランジスタの対がソース又はドレイン領域を
共通にしたレイアウトを形成することができ、この分、
トランジスタの占有面積をその横幅において減らすこと
ができる。換言すれば、例えばセンスアンプに関し、従
来のようにＰチャネル及びＮチャネルのクロスカップル
・トランジスタ部のそれぞれでバランスをとるのではな
く、両方トータルでビットライン・ペアー間のバランス
が取れるようなレイアウトが可能となったのである。

【００１０】また、本発明の第２の発明は、クロスカッ
プル・トランジスタを構成する第１及び第２のＭＯＳト
ランジスタの組みが一対設けられており、前記第１及び
第２のＭＯＳトランジスタの少なくとも一方のゲート電
極のうち、少なくとも配線と接続される接続部が、前記
ゲート電極の長さ方向と交差する方向に延設されている
半導体集積回路装置に係るものである。

【００１１】この第２の発明によれば、上記したゲート
電極の配線との接続部をゲート電極の長さ方向と交差す
る方向に延設しているので、リソグラフィーによりゲー
ト電極をパターニングする時に幅細化することを抑制
し、例えば互いに逆極性のビットライン間でのインバラ
ンスをなくすことができる。

【００１２】

【発明の実施の形態】本発明の第１及び第２の発明にお
いては、上記した目的を効果的に達成する上で、前記第
１及び第２のＭＯＳトランジスタの組みの一対におい
て、それぞれの第１のＭＯＳトランジスタが、ソース又
はドレイン領域を共通に有し、この共通領域がそれぞれ
の第２のＭＯＳトランジスタの共通のソース又はドレイ
ン領域と配線で接続されていることが望ましい。

【００１３】そして、前記第１及び第２のＭＯＳトラン
ジスタの組みの一対が、互いに対称パターンに設けられ
ているのがよい。

【００１４】また、前記第１及び第２のＭＯＳトランジ
スタの組みの一対が、Ｎチャネル型トランジスタ部とＰ
チャネル型トランジスタ部をそれぞれ構成し、これら両
トランジスタ部のレイアウトが互いに同一であるのがよ
い。

【００１５】更に、前記第１及び第２のＭＯＳトランジ
スタの少なくとも一方のゲート電極のうち、少なくとも
配線と接続される接続部が前記ゲート電極の長さ方向と
交差する方向に延設され、特に、この延設部分を含めて
前記接続部が互いに逆極性のビットライン間でほぼ同一
の形状をなしていることが、後述するゲート電極がパタ
ーニング時に幅細化することを抑制する上で望ましい。

【００１６】また、本発明の第２の発明においては、第
１の発明と同様に、前記第１のＭＯＳトランジスタのゲ
ート電極が、前記第１のＭＯＳトランジスタのソース又
はドドレイン領域と前記第２のＭＯＳトランジスタのゲ
ート電極とを接続する配線とクロスオーバーして延設さ
れ、この延設位置にて前記第２のＭＯＳトランジスタの
ソース又はドレイン領域と配線で接続されていることが
望ましい。

【００１７】次に、本発明の好ましい実施の形態を図１
〜図５について説明する。但し、図６及び図７に示した
従来例と共通部分には共通符号を付し、その説明を省略
することがある。

【００１８】＜第１の実施の形態＞図１は、本発明の第
１の実施の形態によるＮチャネルのクロスカップル・ト
ランジスタのレイアウトを拡大して示すものである。

【００１９】このレイアウトによれば、図７に示した従
来例と根本的に異なる点は、クロスカップル・トランジ
スタを構成する第１のＭＯＳトランジスタＴｒ₁、Ｔｒ
₃のポリシリコン等のゲート電極１１、１３がそれぞ
れ、第１のＭＯＳトランジスタＴｒ₁、Ｔｒ₃のソース
又はドレイン領域８、１４と第２のＭＯＳトランジスタ
Ｔｒ₂、Ｔｒ₄のゲート電極２、４とを接続するアルミ
ニウム等のビットライン配線１７、１８とクロスオーバ
ーして延設され、この延設位置１１ａ、１３ａにて第２
のＭＯＳトランジスタＴｒ₂、Ｔｒ₄のソース又はドレ
イン領域１０、１２とビットライン配線１６、１９で接
続されていることである。

【００２０】このように構成に加えて、対のＭＯＳトラ
ンジスタＴｒ₁とＴｒ₃はソース又はドレイン領域とし
ての不純物拡散領域２１を共通にし、これがアルミニウ
ム等の配線２２によってＭＯＳトランジスタＴｒ₂、Ｔ
ｒ₄のソース又はドレイン領域１１と接続されている。
こうして、図６に等価回路で示した如きクロスカップル
・トランジスタ部を形成できる。

【００２１】また、第１及び第２のＭＯＳトランジスタ
の組みの一対Ｔｒ₁及びＴｒ₂とＴｒ₃及びＴｒ₄とが
互いに対称パターンに設けられ、かつ、図２に示すよう
に、第１及び第２のＭＯＳトランジスタの組みの一対
が、Ｎチャネル型トランジスタ部とＰチャネル型トラン
ジスタ部をそれぞれ構成し、これら両トランジスタ部の
レイアウトが互いに同一である（但し、図２では、第２
のＭＯＳトランジスタＴｒ₂、Ｔｒ₄の各ゲート電極形
状は後述する理由から、図１のものとは異ならせてはい
る）。

【００２２】上記のように、第１のＭＯＳトランジスタ
Ｔｒ₁、Ｔｒ₃のゲート電極１１、１３を延設して配線
として用い、これを第２のＭＯＳトランジスタＴｒ₂、
Ｔｒ₄のビットライン配線１７、１８とクロスオーバー
させているので、第１のＭＯＳトランジスタの対Ｔ
ｒ₁、Ｔｒ₃がソース又はドレイン領域２１を共通にし
たレイアウトを形成することができ、この分、トランジ
スタの占有面積をその横幅において減らすことができ
る。例えば、図７に示した従来例では横幅が２．６６μ
ｍであったのに比べて、図１に示した本発明によるレイ
アウトでは横幅が２．４６μｍに減少する。

【００２３】こうして、クロスカップル・トランジスタ
部のそれぞれでバランスをとるのではなく、両方トータ
ルでビットライン・ペアー間のバランスが取れるような
レイアウトが可能となるため、チップサイズの縮小、集
積度の向上を実現できることになる。また、Ｐチャネル
及びＮチャネル共に同じレイアウトにすることにより、
ビットライン・インバランスを低減させることもでき
る。

【００２４】更にまた、上記したように、センスアンプ
・レイアウトの横方向でのサイズ縮小のために用いたゲ
ート配線１１（及び１１ａ）、１３（及び１３ａ）によ
りビットライン・ペアー間の寄生容量、抵抗等のインバ
ランスを低減させることができる。また、クロスカップ
ル・トランジスタのソース側からドレイン側への電流の
向きが同じになるため（図１において、トランジスタＴ
ｒ₁及びＴｒ₂では共に左方向、トランジスタＴｒ₃及
びＴｒ₄では共に右方向）、不純物拡散領域とゲートの
マスクずれがその作製時に起きた場合でも、共に同じ側
にずれるだけであるから、電流特性が両トランジスタ間
では変化せず、ビットライン・インバランスも低減させ
ることができる。

【００２５】＜第２の実施の形態＞本実施の形態では、
上述した第１の実施の形態の優れた特長を生かしながら
（或いはそれとは別に）、ゲート電極のゲート長（チャ
ネル長）に関する問題を改善するものである。

【００２６】上述した第１の実施の形態においてはＰチ
ャネル及びＮチャネルの両方トータルでバランスを取る
ようにしたが、図４の（Ａ）のようにビットライン・ペ
アー間のゲートの形状が異なっている。このため、図４
の（Ａ）のＡ−１とＡ−２、Ｂ−１とＢ−２部分（いず
れもゲートとソース又はドレイン領域との境界）はＢ／
Ｌ、Ｂ／Ｌ＿の関係に有り、この部分のゲートの形状が
異なれば、クロスカップル・トランジスタのＬｇ（ゲー
ト長又はチャネル長）が下記の原因からＢ／Ｌ、Ｂ／Ｌ
＿間で違うことになり、センスアンプのインバランスを
起こす可能性がある。

【００２７】即ち、現在のリソグラフィー技術では、Ａ
−１、Ｂ−１、Ｂ−２の部分のようにゲートコンタクト
を取るためのドッグボーンが存在する部分では、リソグ
ラフィー時の露光パターンの歪みによりゲートが細くな
る現象がみられる。これはまた、Ａ−２のように、ゲー
トの終端でも同じようにゲートが細くなる現象がみられ
る。この現象がおきた場合、上述したようにクロスカッ
プル・トランジスタのＬｇがＢ／Ｌ、Ｂ／Ｌ＿間で違う
ことになるため、センスアンプ・インバランスを起こす
可能性がある。

【００２８】この問題を回避するために、トランジスタ
Ｔｒ₂、Ｔｒ₄において、ゲートコンタクトを取るため
のドッグボーンを大きくする等が考えられるが、これで
はセンスアンプのレイアウトが大きくなり、チップサイ
ズが増大し易い。これに対し、本実施の形態では、図
２、図３、図４の（Ｂ）に示すように、ドッグボーン、
更にはその反対側端部においてゲート２及び４に延設部
２ａ、４ａ及び２ｂ、４ｂをそれぞれゲートと直交方向
に設け、これら各部分でのゲートのレイアウトをＢ／
Ｌ、Ｂ／Ｌ＿間でＬｇに対して同じ形状にする。即ち、
この対策によって、リソグラフィー時の露光パターンの
歪みの影響を抑制し、ゲートが細くなった場合でも、Ｂ
／Ｌ、Ｂ／Ｌ＿間でＡ−１とＡ−２、Ｂ−１とＢ−２部
分のＬｇをできるだけ同じサイズにすることができ、Ｐ
チャネル、Ｎチャネルのそれぞれのクロスカップル・ト
ランジスタ内でのビットライン・インバランスを低減さ
せることができる。

【００２９】この効果を確認するために、リソグラフィ
ーで加工された後のゲート電極の形状について光反射強
度の光学シミュレーション（但し、開口数ＮＡ＝０．
６、σ＝０．３）を行った。その結果を図５に示し、Ｂ
／Ｌ、Ｂ／Ｌ＿間のＡ−１とＡ−２、Ｂ−１とＢ−２部
分のＬｇの差をまとめて下記の表に示す。

【００３０】

【００３１】この結果から分かるように、本実施の形態
によりＢ／Ｌ、Ｂ／Ｌ＿間のＬｇの差を低減させること
ができ、センスアンプ・インバランスの可能性を低減さ
せることができる。これは、今後０．１６μｍ、０．１
３μｍと微細加工技術及び超解像技術が進むにつれて、
このＬｇの差は大きく見えてきて、センスアンプ・イン
バランスを引き起こす可能性も大きくなると予想され、
そのような場合に、本実施の形態による上記の効果は大
きいと予想される。また、Ｌｇの差が小さくなることに
より、ゲートとドッグボーンとの間のスペースｄ（図４
及び図５参照）を０．６μｍから０．４μｍに縮めても
その影響はなく、その結果、センスアンプのレイアウト
の長さの増大を低減させることができる。

【００３２】以上に述べた本発明の実施の形態は、本発
明の技術的思想に基づいて更に変形が可能である。

【００３３】例えば、上述したゲート、ビットライン、
不純物拡散領域等のパターンやサイズ等は種々変更して
よい。また、上述の第２の実施の形態は、上述の第１の
実施の形態の特長も有しているが、ゲート電極の延設部
分２ａ、４ａ、２ｂ、４ｂの部分を具備していれば、他
の部分の構成は上述したものに限定されることなく、種
々変形してよい。

【００３４】また、本発明は、上述したセンスアンプ以
外にも、クロスカップル・トランジスタを有する例えば
カレントミラー回路に適用することができる。

【００３５】

【発明の作用効果】本発明は上述した如く、クロスカッ
プル・トランジスタを構成する第１及び第２のＭＯＳト
ランジスタにおいて、第１のＭＯＳトランジスタのゲー
ト電極を延設して配線として用い、これを第２のＭＯＳ
トランジスタの配線とクロスオーバーさせているので、
第１のＭＯＳトランジスタの対がソース又はドレイン領
域を共通にしたレイアウトを形成することができ、この
分、トランジスタの占有面積をその横幅において減らす
ことができる。換言すれば、例えばセンスアンプに関
し、従来のようにＰチャネル及びＮチャネルのクロスカ
ップル・トランジスタ部のそれぞれでバランスをとるの
ではなく、両方トータルでビットライン・ペアー間のバ
ランスが取れるようなレイアウトが可能となったのであ
る。

【００３６】また、前記ゲート電極の配線との接続部を
ゲート電極の長さ方向と交差する方向に延設しているの
で、リソグラフィーによりゲート電極をパターニングす
る時に幅細化することを抑制し、例えば互いに逆極性の
ビットライン間でのインバランスをなくすことができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態によるセンスアンプ
用のＮチャネルのクロスカップル・トランジスタのレイ
アウトを拡大して示す平面図である。

【図２】本発明の第２の実施の形態によるセンスアンプ
用のＮチャネル及びＰチャネルのクロスカップル・トラ
ンジスタのレイアウトを示す平面図である。

【図３】同、Ｎチャネルのクロスカップル・トランジス
タのレイアウトを拡大して示す平面図である。

【図４】本発明の第１及び第２の実施の形態によるセン
スアンプ用のＮチャネルのクロスカップル・トランジス
タのレイアウトを比較して示す平面図である。

【図５】同、光学シミュレーション結果を示す光強度パ
ターン図である。

【図６】センスアンプの等価回路図である。

【図７】従来例によるセンスアンプ用のＮチャネルのク
ロスカップル・トランジスタのレイアウトを示す平面図
である。

【符号の説明】

１、２、３、４、５、６、１１、１３・・・ゲート電極２ａ、２ｂ、４ａ、４ｂ、１１ａ、１３ａ・・・延設部７、８、９、１０、１１、１２、２１・・・ソース又は
ドレイン領域２０・・・コンタクト領域１６、１７、１８、１９、２２・・・配線Ｂ／Ｌ、Ｂ／Ｌ＿・・・ビットラインＴｒ₁、Ｔｒ₂、Ｔｒ₃、Ｔｒ₄・・・ＭＯＳトランジ
スタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者関口知紀東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内Ｆターム(参考） 5F048 AB01 AC03 BF11 BF15 BF16 5F083 AD00 GA09 KA20 LA01 LA03 LA11 LA12 LA21

Claims

【特許請求の範囲】

【請求項１】クロスカップル・トランジスタを構成す
る第１及び第２の絶縁ゲート型トランジスンタの組みが
一対設けられており、前記第１の絶縁ゲート型トランジ
スタのゲート電極が、前記第１の絶縁ゲート型トランジ
スタのソース又はドレイン領域と前記第２の絶縁ゲート
型トランジスタのゲート電極とを接続する配線とクロス
オーバーして延設され、この延設位置にて前記第２の絶
縁ゲート型トランジスタのソース又はドレイン領域と配
線で接続されている半導体集積回路装置。
【請求項２】クロスカップル・トランジスタを構成す
る第１及び第２の絶縁ゲート型トランジスタの組みが一
対設けられており、前記第１及び第２の絶縁ゲート型ト
ランジスタの少なくとも一方のゲート電極のうち、少な
くとも配線と接続される接続部が、前記ゲート電極の長
さ方向と交差する方向に延設されている半導体集積回路
装置。
【請求項３】前記第１の絶縁ゲート型トランジスタの
ゲート電極が、前記第１の絶縁ゲート型トランジスタの
ソース又はドレイン領域と前記第２の絶縁ゲート型トラ
ンジスタのゲート電極とを接続する配線とクロスオーバ
ーして延設され、この延設位置にて前記第２の絶縁ゲー
ト型トランジスタのソース又はドレイン領域と配線で接
続されている、請求項２に記載した半導体集積回路装
置。
【請求項４】前記第１及び第２の絶縁ゲート型トラン
ジスタの組みの一対において、それぞれの第１の絶縁ゲ
ート型トランジスタが、ソース又はドレイン領域を共通
に有し、この共通領域がそれぞれの第２の絶縁ゲート型
トランジスタの共通のソース又はドレイン領域と配線で
接続されている、請求項１又は３に記載した半導体集積
回路装置。
【請求項５】前記第１及び第２の絶縁ゲート型トラン
ジスタの組みの一対が、互いに対称パターンに設けられ
ている、請求項１又は３に記載した半導体集積回路装
置。
【請求項６】前記第１及び第２の絶縁ゲート型トラン
ジスタの組みの一対が、Ｎチャネル型トランジスタ部と
Ｐチャネル型トランジスタ部をそれぞれ構成し、これら
両トランジスタ部のレイアウトが互いに同一である、請
求項１又は３に記載した半導体集積回路装置。
【請求項７】前記第１及び第２の絶縁ゲート型トラン
ジスタがセンスアンプ回路を構成している、請求項１又
は２に記載した半導体集積回路装置。