JPS6336550A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6336550A JPS6336550A JP61177679A JP17767986A JPS6336550A JP S6336550 A JPS6336550 A JP S6336550A JP 61177679 A JP61177679 A JP 61177679A JP 17767986 A JP17767986 A JP 17767986A JP S6336550 A JPS6336550 A JP S6336550A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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-
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、半導体装置に於いて、ベースに封止されるべ
きキャンプの周辺に突出部分を形成すると共にベースに
対向する内面から前記突出部分を貫通して外部に導出さ
れ側面を介して表面側、即ち、基板面に対向する側に廻
り込んでソルダ・バッドをなすように導電膜を形成し、
前記キヤ・ノブに於ける突出部分の頂面に封着材を施し
て前記ベースと封止したパッケージを備えることに依り
、半田デイツプ法を適用して半導体パッケージをソルダ
・バンドにて基板と固着した場合にも、熱ストレスがベ
ースとキャップとの封着部分に及ぶことを低減できるよ
うにしたものである。
きキャンプの周辺に突出部分を形成すると共にベースに
対向する内面から前記突出部分を貫通して外部に導出さ
れ側面を介して表面側、即ち、基板面に対向する側に廻
り込んでソルダ・バッドをなすように導電膜を形成し、
前記キヤ・ノブに於ける突出部分の頂面に封着材を施し
て前記ベースと封止したパッケージを備えることに依り
、半田デイツプ法を適用して半導体パッケージをソルダ
・バンドにて基板と固着した場合にも、熱ストレスがベ
ースとキャップとの封着部分に及ぶことを低減できるよ
うにしたものである。
本発明は、リードレス・チップ・キャリヤ（１ｅａｄｌ
ｅｓｓ ｃｈｉｐ ｃａｒｒｉｅｒ：ＬＣＣ）パッ
ケージと呼ばれている半導体パ・ノケージを用いる半導
体装置の改良に関する。
ｅｓｓ ｃｈｉｐ ｃａｒｒｉｅｒ：ＬＣＣ）パッ
ケージと呼ばれている半導体パ・ノケージを用いる半導
体装置の改良に関する。
近年、デュアル・インライン・パッケージ（ｄｕａｌ
１ｎｌｉｎｅ ｐａｃｋａｇｅ：ＤＩＰ）のような
パッケージに対し、実装密度を向上させることが可能な
表面実装形式のパッケージであるＬＣＣパッケージが注
目を集めている。
１ｎｌｉｎｅ ｐａｃｋａｇｅ：ＤＩＰ）のような
パッケージに対し、実装密度を向上させることが可能な
表面実装形式のパッケージであるＬＣＣパッケージが注
目を集めている。
第３図は従来の標準的なＬＣＣパッケージの要部切断側
面図を表している。
面図を表している。
図に於いて、ｌはセラミックからなるベース、２は例え
ば金（Ａｕ）をメタライズして形成した導電膜、３は半
導体チップ、４はボンディング・ワイヤ、５はセラミッ
クからなるキャップ、６は低融点ガラスなどからなる封
着材をそれぞれ示している。
ば金（Ａｕ）をメタライズして形成した導電膜、３は半
導体チップ、４はボンディング・ワイヤ、５はセラミッ
クからなるキャップ、６は低融点ガラスなどからなる封
着材をそれぞれ示している。
このパッケージでは、セラミックを積層して作成された
ベース１を貫通して外部に導出された導電膜２がベース
１の側面を介して裏面に廻り込むように形成され、その
裏面に廻り込んだ部分が基板表面の導電膜と接続される
ものである。
ベース１を貫通して外部に導出された導電膜２がベース
１の側面を介して裏面に廻り込むように形成され、その
裏面に廻り込んだ部分が基板表面の導電膜と接続される
ものである。
このパッケージは、実装密度を向上するのには有利であ
るが放熱性の面で難点がある。
るが放熱性の面で難点がある。
そこで、放熱性が良好なＬＣＣパッケージが開発され、
実用になっている。
実用になっている。
第４図は改良されたＬＣＣパッケージの要部切断側面図
を表し、第３図に於いて用いた記号と同記号は同部分を
示すか或いは同じ意味を持つものとする。
を表し、第３図に於いて用いた記号と同記号は同部分を
示すか或いは同じ意味を持つものとする。
図に於いて、２Ａはソルダ・パッド、７は放熱器を示し
ている。
ている。
図から判るように、このパッケージでは、基板に実装し
た場合、表面側にベース１が、そして、裏面側には当然
のことながらキャンプ５がそれぞれ位置するようになっ
ていて、ベースｌから導出された導電膜２はベース１の
側面を介して、第３図に見られる従来例と逆に、表面に
廻り込むように形成され、その表面に廻り込んだ部分が
基板表面に導電膜と接続されるようになっている。
た場合、表面側にベース１が、そして、裏面側には当然
のことながらキャンプ５がそれぞれ位置するようになっ
ていて、ベースｌから導出された導電膜２はベース１の
側面を介して、第３図に見られる従来例と逆に、表面に
廻り込むように形成され、その表面に廻り込んだ部分が
基板表面に導電膜と接続されるようになっている。
このような構成にすると、半導体チップ３に近い所に放
熱器７を装着することができ、放熱性は極めて良好であ
る。
熱器７を装着することができ、放熱性は極めて良好であ
る。
第４図に見られるＬＣＣパッケージは、放熱性の面では
大変に優れた特性を有しているが、ソルダ・パッド２Ａ
と封着材６に依る封止部分とが隣接している為、基板に
実装する際、所謂、半田デイツプ方式を実施すると、封
止部分も溶融半田内に浸漬されるので、熱ストレスが加
わって気密性が不良になる場合がある。
大変に優れた特性を有しているが、ソルダ・パッド２Ａ
と封着材６に依る封止部分とが隣接している為、基板に
実装する際、所謂、半田デイツプ方式を実施すると、封
止部分も溶融半田内に浸漬されるので、熱ストレスが加
わって気密性が不良になる場合がある。
本発明は、半導体装置に於けるＬＣＣパッケージの構造
に極めて簡単な改変を施すことに依り、封止部分に加わ
る熱ストレスを緩和しようとするものである。
に極めて簡単な改変を施すことに依り、封止部分に加わ
る熱ストレスを緩和しようとするものである。
本発明に依る半導体装置に於いては、半導体チップ（例
えば半導体チップ１４）が装着される領域及びその周辺
に形成されて半導体チップと電気接続されるＲ電膜（例
えば導電膜１２）を有するベース（例えばセラミックか
らなるベース１１）と、該ベースに対向する内面の周辺
に形成された突出部分（例えば突出部分１６Ａ）及び該
ベースに対向する内面から外部に導出され側面を介して
表面側に廻り込んでソルダ・パッド（例えばソルダ・パ
ッド１７Ａ）をなすように形成された導電膜（例えば導
電膜１７）を有するキャップ（例えばセラミックからな
るキャップ１６）と、該キャップに於ける突出部分の頂
面と前記ベースとの間に介在して該キャップと該ベース
とを封止する封着材（例えば低融点ガラスなどからなる
封着材１９）と、前記ベースに於ける導電膜と前記キャ
ップに於ける導電膜とを電気接続する導電性接着材（例
えばソルダ１８）とを備えてなる半導体パッケージを有
する構成になっている。
えば半導体チップ１４）が装着される領域及びその周辺
に形成されて半導体チップと電気接続されるＲ電膜（例
えば導電膜１２）を有するベース（例えばセラミックか
らなるベース１１）と、該ベースに対向する内面の周辺
に形成された突出部分（例えば突出部分１６Ａ）及び該
ベースに対向する内面から外部に導出され側面を介して
表面側に廻り込んでソルダ・パッド（例えばソルダ・パ
ッド１７Ａ）をなすように形成された導電膜（例えば導
電膜１７）を有するキャップ（例えばセラミックからな
るキャップ１６）と、該キャップに於ける突出部分の頂
面と前記ベースとの間に介在して該キャップと該ベース
とを封止する封着材（例えば低融点ガラスなどからなる
封着材１９）と、前記ベースに於ける導電膜と前記キャ
ップに於ける導電膜とを電気接続する導電性接着材（例
えばソルダ１８）とを備えてなる半導体パッケージを有
する構成になっている。
前記手段を採ると、半導体パッケージを基板に実装する
場合、例えば半田デイツプ法を適用してソルダ・パッド
の部分で基板と固着しても、ベースとキャップとの封止
部分が溶融半田内に浸漬されることは無くなることは勿
論、その際の熱ストレスがベースとキャップとの封止部
分にまで及ぶことは少なくなり、従って、半導体パッケ
ージの気密性は良好に維持され、製造歩留りは向上する
ものである。
場合、例えば半田デイツプ法を適用してソルダ・パッド
の部分で基板と固着しても、ベースとキャップとの封止
部分が溶融半田内に浸漬されることは無くなることは勿
論、その際の熱ストレスがベースとキャップとの封止部
分にまで及ぶことは少なくなり、従って、半導体パッケ
ージの気密性は良好に維持され、製造歩留りは向上する
ものである。
第１図は本発明一実施例の要部切断側面図を、また、第
２図は第１図に見られる実施例を分解した要部切断側面
図をそれぞれ表している。
２図は第１図に見られる実施例を分解した要部切断側面
図をそれぞれ表している。
図に於いて、１１はセラミックからなるベース、１１Ａ
はベース１１に於ける突出部分、１２及び１３は例えば
Ａｕをメタライズすることに依り形成した導電膜、１４
は半導体チップ、１５はボンディング・ワイヤ、１６は
セラミックからなるキャップ、１６Ａはキャップ１６に
於ける突出部分、１７は例えばＡｕをメタライズするこ
とに依り形成した導電膜、１７Ａは導電膜１７に於ける
ソルダ・パッド、１８はソルダ、１９は封着材、２０は
放熱器をそれぞれ示している。尚、ソルダ１８は導電性
ガラスなど他の適当な導電性接着材に代替することがで
きる。
はベース１１に於ける突出部分、１２及び１３は例えば
Ａｕをメタライズすることに依り形成した導電膜、１４
は半導体チップ、１５はボンディング・ワイヤ、１６は
セラミックからなるキャップ、１６Ａはキャップ１６に
於ける突出部分、１７は例えばＡｕをメタライズするこ
とに依り形成した導電膜、１７Ａは導電膜１７に於ける
ソルダ・パッド、１８はソルダ、１９は封着材、２０は
放熱器をそれぞれ示している。尚、ソルダ１８は導電性
ガラスなど他の適当な導電性接着材に代替することがで
きる。
本実施例を組み立てるには、セラミックからなるベース
１１に於ける突出部分１１Ａで囲まれた領域に半導体チ
ップ１４を固着し、半導体チ・２プ１４と突出部分１１
Ａ上の導電膜１２とをボンディング・ワイヤ１５で接続
してベース側の組み立てを終わり、そして、セラミック
からなりベース１１と対向するキャップ１６の内面に形
成された導電ＩＥＪ１７の適所、即ち、ベース１１の突
出部分１１Ａ上の導電膜１２に対向する個所に小球状の
ソルダ１８を熱圧着法で固着しておき、キャップ１６に
於ける突出部分１６Ａの頂面に封着材１９を施し、ベー
スエ１とキャップ１６とを封止し、その後、放熱器２０
を取り付けて完成させる。
１１に於ける突出部分１１Ａで囲まれた領域に半導体チ
ップ１４を固着し、半導体チ・２プ１４と突出部分１１
Ａ上の導電膜１２とをボンディング・ワイヤ１５で接続
してベース側の組み立てを終わり、そして、セラミック
からなりベース１１と対向するキャップ１６の内面に形
成された導電ＩＥＪ１７の適所、即ち、ベース１１の突
出部分１１Ａ上の導電膜１２に対向する個所に小球状の
ソルダ１８を熱圧着法で固着しておき、キャップ１６に
於ける突出部分１６Ａの頂面に封着材１９を施し、ベー
スエ１とキャップ１６とを封止し、その後、放熱器２０
を取り付けて完成させる。
このようにして得られた半導体装置に於いては、その半
導体パッケージのソルダ・パッド１７Ａと封着材１９を
施した封止部分とは離隔され、該半導体装置が基板に実
装される場合、該封止部分は基板から離れた位置になる
。
導体パッケージのソルダ・パッド１７Ａと封着材１９を
施した封止部分とは離隔され、該半導体装置が基板に実
装される場合、該封止部分は基板から離れた位置になる
。
本発明に依る半導体装置に於いては、ベースに封止され
るべきキャップの周辺に突出部分を形成すると共にベー
スに対向する内面から前記突出部分を貫通して外部に導
出され側面を介して表面側、即ち、基板面に対向する側
に廻り込んでソルダ・パッドをなすように導電膜を形成
し、前記キャップに於ける突出部分の頂面に封着材を施
して前記ベースと封止したパッケージを備える構成にな
っている。
るべきキャップの周辺に突出部分を形成すると共にベー
スに対向する内面から前記突出部分を貫通して外部に導
出され側面を介して表面側、即ち、基板面に対向する側
に廻り込んでソルダ・パッドをなすように導電膜を形成
し、前記キャップに於ける突出部分の頂面に封着材を施
して前記ベースと封止したパッケージを備える構成にな
っている。
前記構成を採ると、半導体装置を基板に実装する場合、
例えば半田デイツプ法を適用してソルダ・パッドの部分
で基板と固着しても、ベースとキャップとの封止部分が
溶融半田内に浸漬されることは無くなることは勿論、そ
の際の熱ストレスがベースとキャンプとの封止部分にま
で及ぶことは少なくなり、従って、半導体パッケージの
気密性は良好に維持され、製造歩留りは向上するもので
ある。
例えば半田デイツプ法を適用してソルダ・パッドの部分
で基板と固着しても、ベースとキャップとの封止部分が
溶融半田内に浸漬されることは無くなることは勿論、そ
の際の熱ストレスがベースとキャンプとの封止部分にま
で及ぶことは少なくなり、従って、半導体パッケージの
気密性は良好に維持され、製造歩留りは向上するもので
ある。
第１図は本発明一実施例の要部切断側面図、第２図は第
１図に見られる実施例を分解した要部切断側面図、第３
図及び第４図は異般る従来例の要部切断側面図をそれぞ
れ表している。 図に於いて、１１はセラミックからなるベース、１１Ａ
はベース１１に於ける突出部分、１２及び１３は例えば
Ａｕをメタライズすることに依り形成した導電膜、１４
は半導体チップ、Ｉ５はボンディング・ワイヤ、１６は
セラミックからなるキャップ、１６Ａはキャップ１６に
於ける突出部分、１７は例えばＡｕをメタライズするこ
とに依り形成した導電膜、１７Ａは導電膜１７に於ける
ソルダ・パッド、１８はソルダ、１９は封着材、２０は
放熱器をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 拍 谷 昭 司 代理人弁理士 渡 邊 弘 − 実施例の要部切断側面図 第１図 実施例の分解要部切断側面図 従来例の要部切断側面図 第３図 従来例の要部切断側面図 第４図
１図に見られる実施例を分解した要部切断側面図、第３
図及び第４図は異般る従来例の要部切断側面図をそれぞ
れ表している。 図に於いて、１１はセラミックからなるベース、１１Ａ
はベース１１に於ける突出部分、１２及び１３は例えば
Ａｕをメタライズすることに依り形成した導電膜、１４
は半導体チップ、Ｉ５はボンディング・ワイヤ、１６は
セラミックからなるキャップ、１６Ａはキャップ１６に
於ける突出部分、１７は例えばＡｕをメタライズするこ
とに依り形成した導電膜、１７Ａは導電膜１７に於ける
ソルダ・パッド、１８はソルダ、１９は封着材、２０は
放熱器をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 拍 谷 昭 司 代理人弁理士 渡 邊 弘 − 実施例の要部切断側面図 第１図 実施例の分解要部切断側面図 従来例の要部切断側面図 第３図 従来例の要部切断側面図 第４図
Claims (1)
- 【特許請求の範囲】 半導体チップが装着される領域及びその周辺に形成され
て半導体チップと電気接続される導電膜を有するベース
と、 該ベースに対向する内面の周辺に形成された突出部分及
び該ベースに対向する内面から外部に導出され側面を介
して表面側に廻り込んでソルダ・パッドをなすように形
成された導電膜を有するキャップと、 該キャップに於ける突出部分の頂面と前記ベースとの間
に介在して該キャップと該ベースとを封止する封着材と
、 前記ベースに於ける導電膜と前記キャップに於ける導電
膜とを電気接続する導電性接着材とを備えてなるパッケ
ージを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61177679A JPS6336550A (ja) | 1986-07-30 | 1986-07-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61177679A JPS6336550A (ja) | 1986-07-30 | 1986-07-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6336550A true JPS6336550A (ja) | 1988-02-17 |
Family
ID=16035209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61177679A Pending JPS6336550A (ja) | 1986-07-30 | 1986-07-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6336550A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9303136B2 (en) | 2011-06-24 | 2016-04-05 | Ei Du Pont De Nemours And Company | Colored polyimide films and methods relating thereto |
-
1986
- 1986-07-30 JP JP61177679A patent/JPS6336550A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9303136B2 (en) | 2011-06-24 | 2016-04-05 | Ei Du Pont De Nemours And Company | Colored polyimide films and methods relating thereto |
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