JPS6334776A - 符号誤り検査訂正装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、光ディスクにデータを記録再生する場合に吏
用する符号誤り検査訂正装置に関するものである。

従来の技術 近年、光ディスクを用いたデータ記録再生装置の開発が
盛んである。光デイスクメモリは磁気ディスクに比べ大
容量のデータが記録可能である反面、記録媒体の生のエ
ラー率が高いという欠点を持つ。このため記録時にはデ
ータに誤り検査訂正符号を付加し、光ディスクにはデー
タと誤り検査訂正符号の両方全記録する。また再生時に
は前記誤り検査訂正符号を用いてデータの誤りを検出訂
正する方法が一般的に用いられる。従来の誤り検査訂正
装置としては、例えば電子通信学会技術報告工Ｔ８４−
４３”シストリック・アルゴリズムに基ずくリードソロ
モン符号の復号器の構成法”ページ８９図１２に示され
ているものがある。ここでは従来例として前記文献の図
を、本特許に関連する部分以外は簡略化して第７図に示
す。第７図において７１はデータバッファ、了２は符号
誤り検出回路、７３は８ビツトの排他的論理和を実行す
る演算回路、ア４は入力信号線、７５は出力信号線であ
る。

以下図面を参照しながら、従来例の動作について説明す
る。まず光ディスクより読みだされ復調された受信語は
デインターリーブ後、入力信号線７４を経由してデータ
バッファ７１に貯えられる。

受信語はまた同時に符号誤り検出回路７２にも入力され
る。符号誤り検出回路７２では受信語の入力中または入
力が終了した時点で誤り訂正の計算がなされ、受信語に
誤りが生じていると判明した場合には誤りの個数、誤り
の位置数および誤りの量が決定される。以上が決定され
るとデータバッファア１より受信語が１シンボルずつ出
力される。

この時、出力されたシンボルに誤りが発生していると判
定されている場合には、符号誤り検出回路７２は排他的
論理和演算回路７３に誤り量を出力する。これにより、
出力信号線７６にはデータバッファ７１より出力された
誤りの発生しているシンボルと誤り量との排他的論理和
が出力され、誤りの訂正が実行される。出力信号線７６
は、多重に符号化がなされている場合には次段の誤り検
査訂正装置のデータバッファに接続される場合や、さら
に１セクタ分のデータバッファを介してコンピュータの
メモリへＤＭＡ転送で送られる場合等が考えられる。

発明が解決しようとする問題点 しかしながら上記のような構成では、誤り検査訂正装置
で復号したデータ金コンピュータで利用する場合、誤り
検査訂正装置のデータバッファよリコンピュータ内のメ
モリに復号データ全転送しなければならない。通常この
転送には１セクタの復号が終了した時点でＤＭＡ転送を
実行する。

ＤＭＡ転送中はコンピュータ内部ＣＰυのメモリアクセ
スがとまるためコンピュータは仕事処理ができない。ま
たＤＭＡ転送によシ誤り検査訂正装置のデータバッファ
の内容を少なくても１バッファ分は転送するため、コン
ピュータ内部にＤＭＡ転送を受けるために必要十分なメ
モリ領域を準備しなければならない。１セクタ内のすべ
てのデータｆ：ｒｉｘ用しない場合には、転送時間およ
びメモリ領域のむだが生じるという問題点を有していた
。

゛また、誤り検査訂正装置のデータバッファをコンピュ
ータより直接アクセスしようとしてもデータバッファ内
に情報記号と検査記号及びＣＲＣ等の制御コードが混在
するためメモリアクセスのアドレス管理が複雑となる、
情報記号だけをコンピュータよりデータメモリアドレス
上で連続してアクセスしたい場合には符号誤り検査訂正
装置のデ・−タバッファとは別個のデータバッファ全符
号誤り検査訂正装置とコンピュータとの間に置かなけれ
ばならないという問題点を有していた。

問題点を解決するための手段 本発明は上記問題点を解決するため、符号語をバッファ
メモリ内に格納する際にメモリアドレスビットを判別す
ることによりホストコンピュータの必要とする情報記号
とそれ以外の記号を判定するアドレス判定回路と、アド
レス判定回路の結果によりアドレス変更を行なうアドレ
ス変更回路と、符号誤り検査訂正回路がアクセスしてい
ないときにホストコンピュータがバッファメモリをアク
セスすることができるアドレス及びデータバス切り換え
回路を備えたものである。

作用 本発明は上記したアドレス判定及び変更回路により符号
語の情報記号に相当する部分は実バッファメモリアドレ
ス上で連続して格納される。符号誤り検査訂正回路がバ
ッファメモリ上の符号語の誤り検査訂正を終えると、ホ
ストコンピュータは上記アドレス及びデータバス切り換
え回路によりバッファメモリ内全自由にランダムアクセ
スできる。バッファメモリ内では、検査記号及び制御コ
ードはホストコンピュータの必要とする情報記号よりメ
モリアドレス上で分離されているため、ホストコンピュ
ータか−らはバッフ７メモリを単に必要としているデー
タが連続して格納されているメモリウィンドウとしてア
クセス可能である。

実施例 以下に本発明の第１の実施例を図面金用いて説明する。

第１図は本実施例に於けるブロック図、第２図は１セク
タ内のフォーマット図、第３図は第１図のブロック図に
於けるセクタバッファメモリのメモリマツプ図、第４図
は第１図のブロック図に於けるアドレス変更回路及びア
ドレス切り換え回路の詳細回路図である。

第１図に於いて、１は符号誤り検査訂正回路でセクタバ
ッファメモリ２内の符号語をアクセスして誤りを検出し
、誤りがあれば誤り箇所全アクセスして訂正全行なう。

２はセクタバッファメモリで符号語を数セクタ分記憶す
る。３！Ｌはアドレス変更回路で誤り検査訂正回路１が
セクタバッファメモリ２全アクセスする場合にアドレス
ビットを判定しマツピングを行なう。３ｂはアドレス切
り換え回路でセクタバッファメモリ２のアドレスバスを
誤り検査訂正回路１又はホストコンピュータのどちらか
に接続する。また、４．６は３ステートバツフアで、セ
クタバッファメモリのデータ信号線２切り換える。６は
変復調回路でこの回路を通して元ディスクに対して符号
の書き込み、読み出し上行なう。７はホストコンピュー
タのアドレス信号Ｒ，，８はホストコンピュータのデー
タ信号線、９はアドレス切り換え回路のアドレス信号出
力線、１０はセクタバッファ２のデータ信号線金示す。

第２図のフォーマット図に於いて２１は情報記号、２２
は制御データ、２３は検査記号を示す。符号全体では、
ＤＯ・・・・・・Ｄ７　、　Ｄ８・・・・・・Ｄ１５・
・・・・・・・・Ｄ１０２３．Ｇｏ、０１・・・・・・
０１６．ＰＯ。

ＰＩ３・・・・・・Ｐ１２７の順にたて方向にインター
リーブされているとする。本フ十−マントは、８列ある
ので８符号語で構成されている。第３図のメモリマツプ
に於いて３１は情報記号部、３２は制御データ又は検査
記号部である。情報記号部と制御データ又は検査記号部
はメモリマツプ上で分離されている。第４図のアドレス
変更及び切り換え回路に於いて４１はデータセレクタで
、バッファメモリに出力するアドレスノくスを誤り検査
訂正装置トホストコンピュータとの間で切り換える。そ
の動作は、Ｓに入力される切り換え信号によりＡ又はＢ
の入力信号が同一番号のＹに出力される。

４２はデータセレクタで符号誤り検査訂正回路より送ら
れてくるアドレスのうち下位より第１１番目のビットに
よりメモリアドレスの判定音し、第１１番目のビットが
１″であればバッファメモリアドレスの変更を行なう。

４３は符号誤り検査訂正回路からのアドレス信号線、４
４はホストコンピュータからのアドレス信号線、４６は
アドレス切り換え回路のアドレス出力信号線、４６はア
ドレスバスの切り換え制御信号線である。

以下に本発明の第１の実施例について説明する。

まず受信語が第１図変復調回路６よりｒＦ号誤り倹査訂
正回路１を経由してセクタバッフ７メモリ２に格納され
る。ここで受信語が符号誤り検査訂正回路１全経由する
理由は、アドレス変更回路３ａ。

アドレス切り換え回路３ｂ及び３ステートバツフア４を
（重用する為であり、この時はまだインターリーブが解
けていない為符号誤り検査訂正回路１では誤り訂正の計
算は行なわれない。第２図に示すように、受信語はＤｏ
、ＤＩ、Ｄ２・・・・・・Ｄ　１０２３の順でセクタバ
ッファメモリ２に格納されていくが、制御コード２２の
部分より誤り検査訂正回路１の出力するアドレス信号線
の第１１番目のビットはパ１”となり第４図アドレス切
り換え回路のデータセレクタ４２の働きにより、以後は
メモリアドレス上で連続していない別のアドレスに飛ぶ
。

この状態をメモリマツプ上に示したのが第３図である。

第３図のアドレス０番地よりあるセクタの情報記号２１
が入るが、制御コード２２及び検査記号２３は第３図の
１０００番地以降に格納される。そして次のセクタの情
報記号は前のセクタの最後の情報記号の次に格納され、
制御コード及び検査記号は同様にして情報記号から離れ
たメモリ空間に格納される。本実施例に於いてマツピン
グの切り換えが第４図データセレクタ４２に於いてアド
レスの第１１ビツトの判定だけで行ない得るのは、第２
図に於いて一符号語の情報記号数を１２８．１セクタの
符号語数を８といずれも２の累乗とし、たて方向のイン
ターリーブにより情報記号部のみでＩＫＢＩＣまとまっ
ているためである。

次に、符号誤り検査訂正回路１がセクタバッファメモリ
２内の符号語をアクセスして誤りの検出及び訂正を行な
う。第２図フォーマット上で横一列が一符号語となって
いる。セクタバッファメモリの実アドレス上では情報記
号と制御コード及び検査記号は別の領域にあるにも拘ら
ず、符号誤り検査訂正回路１は受信語を入力したときと
同じアドレス変更回路３１Ｌアドレス切り換え回路３ｂ
データセレクタ４２１に通してセクタバッファメモリを
アクセスするため、符号誤り検査訂正回路１ではマツピ
ングを考慮する必要がない。次にセクタバッファメモリ
２上で必要なセクタ数の符号語の誤り検出訂正が行なわ
れると、ホストコンピュータに対してセクタバッファメ
モリ２のアクセスが許可される。この時、第４図のアク
セス切り換え信号線４６はホストコンピュータのアクセ
スが可能な様に設定され、データセレクタ４１により信
号線４５にはホストコンピュータからのアドレス信号線
４４の信号が出力される。ホストコンピュータからセク
タバッファメモリ２をみた場合、第３図の情報記号部３
１のみがアドレス空間上で連続してみえ、４ＫＢのメモ
リウィンドウ形式でアクセスでき、制御データ又は検査
記号がメモリアドレス上で混在してアクセスされること
がないという管機を有する。

なお、本発明の第１の実施例において制御データ／’　
ＣＲＧ及び検査記号部３２は各セクタごとに７上り領域
全占有しているが、各セクタ間でメモリ領域が重複して
も良い。例えば制御データ／ＣＲＣ及び検査記号部３２
を２セクタ分（アドレス１ｏｏｏ−１１ｙｙ　）とし、
セクタ＃１と＃３−ｒ　＜ｆｉｌｌ　ｍデータ／ＣＲＣ
，及び検査記号部（アドレス１０００−１　ＯＦＦ　）
ｉ共有、セクタ＃２と＃４で制御データ／ＣＲＣ及び検
査記号部（アドレス１１００−１１７Ｆ　）全共有とい
う構成も考えられる。また本発明の第１の実施例におい
て、制御データ／Ｃ，ＲＣ及び検査記号の一部はまだ符
号の書き込まれていないセクタの情報記号部に格納され
ても良い。例えばセクタ＃１の制御データ／ｃＲｅ及び
検査記号部がセクタ＃３の情報記号部、セクタ＃２の制
御データ／ＣＲＣ及び検査記号部がセクタ＃４の情報記
号部、セクタ＃３の制御データ／ＣＲＣ及び検査記号部
がアドレス１ｏＯＯ−１ＯＦＦ、セクタ＃４の制御デー
タ／ＣＲＣ及び検査記号部がアドレス１１００−１１７
ＦＩＣマツピングされるようなアドレス変更回路でも良
い。

次に本発明の第２の実施例を示す。第６図は十りタバッ
ファメモリマップ図、第６図はアドレス判定及びアドレ
ス切り換え回路図例である。実施例のブロック図（第１
図）及びセクタ内フォーτノド図（第２図）は第１の実
施例と同一である。

第５図において５１２Ｌはセクタ＃１の情報記号部、５
２＆はセクタ＃１の制御データ／ＣＲＧ及び検査記号部
、５１ｂはセクタ＃２の情報記号部、６２ｂはセクタ＃
２の制御データ／Ｃ，ＲＣ及び検査記号部５１Ｃはセク
タ＃３の情報記号部、５２０はセクタ＃３の制御データ
／ＣＲＣ，及び検査記号部、ｓｌｄはセクタ＃４の情報
記号部、５２ｄはセクタ＃４の制御データ／ＧＲＣ；及
び検査記号部であり、５２ａＬ　、５２ｂ　、５２ｃは
それぞれ６１ｂ。

５１０．５１　ｄとメモリアドレス上で重複している。

第６図に於いて６１はデータセレクタで、バッファメモ
リに出力するアドレスバスを誤り検査訂正装置とホスト
コンピュータとの間で切り換える。その動作は、Ｓに入
力される切り換え信号によりＡまたはＢの入力信号が同
一番号のＹに出力される。６２はベースアドレス発生器
で符号誤り訂正回路が新しいセクタの符号を扱う場合、
それ全検出してベースアドレスＡ’、Ｏ−Ａ′、１の設
定を行なう。６３は２ビツトの加算器で符号誤り検査訂
正回路が出力するアドレスとベースアドレス発生器出力
するアドレスの加算を行なう。６４は符号誤り検査訂正
回路からのアドレス信号線、６５はホストコンピュータ
からのアドレス信号線、６６はアドレス切り換え回路の
出力するアドレス信号線、６了はアドレスバスの切り換
え制御信号線である。以下に第２の実施例の動作全説明
する。

まず受信語が第１図変復調回路６より符号誤り検査訂正
回路１全経由してセクタバッファメモリ２に格納される
。第２図に示すように、受信語はＤｏ、Ｄｌ、Ｄ２・・
・・・・Ｐ１２７の順でセクタバッファメモリ２に格納
されていく。１セクタ分の受信語（例えば、第６図　ｓ
ｌａ、５２ａ）が格納されると符号誤り検査訂正回路１
がセクタバッファメモリ２内の符号語をアクセスして誤
りの検出及び訂正を行なう。１セクタの誤り検査訂正が
終了すると次のセクタの受信語（ｃｓｌｂ　、ｓ２ｂ　
）がセクタバッファメモリ２に格納されるが、この時、
ベースアドレス発生器６２は次のセクタの受信語の格納
に先立ち、ベースアドレスム’、Ｏ−Ａ’。

１全インクリメントする。符号誤り検査訂正回路１は新
たにメモリアドレス全０より出力する。以上より、第６
図に示すように既に誤り検査訂正の済んだセクタの制御
データ／ＧＲＣ及び検査記号６２＆の上に新しいセクタ
の情報記号６１ｂが格納され５２＆の部分は消去され、
情報記号のみが連続して格納される。誤り検査訂正の終
了したセクタでは制御データ／Ｃ３ＲＣ，及び検査記号
は不要となるので消去されても問題はない。次にセクタ
バッファメモリ２上で必要なセクタ数の符号語の誤り検
出訂正が行なわれると、ホストコンピュータに対してセ
クタバッファメモリ２のアクセスが許可される。この時
、第６図のアクセス切り換え信１ｉｅ−ｒはホストコン
ピュータのアクセスが可能な様に設定され、データセレ
クタ６１により信号線６６にはホストコンピュータから
のアドレス信号線６６の信号が出力される。ホストコン
ピュータからセクタバッファメモリ２をみた場合、第５
図の情報記号部５１＆−５１ｄがアドレス空間上で連続
して残っているようにみえる。

なお制御データはなくてもよいが、ｃｕｅはリードノロ
モン符号等においてポインターｅ［用した高度の訂正を
行なった時の誤訂正確認に有効であり持ったほうが良い
。その場合、通常は誤り検量訂正符号が十分な検出能力
含有している為ｃＲＣ計算を実行する必要がない。

またバス切り換え回路はホストコンピュータとから要求
があったときのみバスを切りかえると言う時分割構成を
とっても良い。

発明の効果 以上述べてきたように本発明によれば、符号誤り検査訂
正装置のバッファメモＩＪ　ｋホストコンピュータから
直接アクセス可能であるため、符号誤り検査訂正装置よ
りホストコンピュータ内のメモリへデータをＤＭＡ転送
する必要がない。又符号語のうち制御コード及び検査記
号は情報記号とバッファメモリのアドレス空間上で分離
していて、又複数ブロック連続に配置することができる
ので、ホストコンピュータからは情報記号部分？まと１
つだデータとしてメモリウィンドウ形式で５照すること
ができる。従って、符号誤り検査訂正装置とホストコン
ピュータとのインターフェイスが唖めて容易でホストコ
ンピュータの負担が少ない。

又符号誤り検査訂正装置がパンファメモＩＪ　’にアク
セスする場合は、情報記号部の判定回路及びアドレス変
更回路によりアドレスマツピングラ考慮する必要が無い
。以上のように本発明の実用的効果は大なるものがある
。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図、第２図は
同実施例におけるフォーマット図、第３図は第１の実施
例におけるバッファメモリのメモリマツプ図、第４図は
本発明の第１の実施例におけるアドレス変更及び切り換
え回路のブロック図、第５図は本発明の第２の実施例に
おけるバッファメモリのメモリマツプ図、第６図は本発
明の第２の実施例におけるアドレス変更及び切り換え回
路のブロック図、第７図は従来例のブロック図である。 １・・・・・・符号誤り検査訂正回路、２・・・・・・
セクタバッファメモリ、３・・・・・・アドレス切り換
え回路、２１・・・・・・情報記号、２２・・・・・・
制御データ又はＣＲＣ１２３・・・・・・検査記号、３
１・・・・・・情報記号部、３２・・・・・・制御デー
タ／ＧＲＣ及び検査記号部、４１・・・・・・データセ
レクタ、４２・・・・・・データセレクタ、４３・・・
・・・符号誤り検査訂正回路アドレス信号線、４４・・
・・・・ホストコンピュータアドレス信号線、４５・・
・・・・セクタバッフツメモリアドレス信号線、４６・
・・・・・アクセス切り換え信号線、６１４〜５１（１
・・・・・・情報記号部、６２２Ｌ〜５２．ｄ・・・・
・・制御データ／ＣＲＣまたは検査記号部、６１・・・
・・・データセレクタ、６２・・・・・・ペースアドレ
ス発生器、６３・・・・・・加算器、６４・・・・・・
符号誤り検査訂正回路アドレス信号線、６ｓ・・・・・
・ホストコンピュータアドレス信号線、６６・・・・・
・セクタバッファメモリアドレス信号線、６７・・・・
・・アクセス切り換え信号線、了１・・・・・・データ
バッファ、７２・・・・・・符号誤り検出回路、７３・
・・・・・排他的論理和演算回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名筆　
１　図 ８シンホル 第３図 アドレス ５１σ〜５ｌｄ−−−＋青１■己ミテＪ＃ｐ５２ａ−５
２ｃｔ　　−−−４’Ｊ＃１ｌ１４−　９　　／　　Ｃ
Ｆ”’および１灸量を己号音卜 第５図

Claims (2)

【特許請求の範囲】
1. （１）情報記号ｍシンボルと制御コードｎシンボルに対
   して検査記号ｋシンボルが付加される誤り検査訂正符号
   をｐ符号語集めて１ブロックとして用いる符号誤り検査
   訂正装置において、符号語を一時的に格納するバッファ
   メモリと、情報記号と制御コードに対して検査記号を生
   成付加して誤り検査訂正符号を作成する手段と、前記バ
   ッファメモリより符号語を読みだし媒体に書き込む或い
   は媒体より符号語を読みだし前記バッファメモリに書き
   込む手段と、前記バッファメモリをアクセスして符号語
   の誤り検出訂正を行なう符号誤り検査訂正回路と、符号
   語格納の為のバッファメモリアクセス時及び前記符号誤
   り検査訂正回路のバッファメモリアクセス時にアドレス
   の大きさを判定するアドレス判定回路と、前記バッファ
   メモリのメモリ空間上で前記符号語の情報記号と制御コ
   ード及び検査記号のアクセスアドレスを前記判定回路に
   よって区別しアドレスを変更して別の領域をアクセスす
   るアドレス変更回路と、前記バッファメモリに対し符号
   語格納の為のアクセス時及び前記符号誤り検査訂正回路
   のアクセス時のアドレスバス及びデータバスとホストコ
   ンピュータアクセス時のホストコンピュータアドレスバ
   ス及びデータバスを切り換えて供給するバス切り換え回
   路とを備え、ホストコンピュータのメモリ空間上に情報
   記号を連続して直接割り付けて情報の送受を行なうこと
   を特徴とする符号誤り検査訂正装置。
2. （２）媒体より符号語を読みだし前記バッファメモリに
   書き込む時、バッファメモリにすでに格納され誤り検査
   訂正が終了したブロックの符号語の制御コードまたは検
   査記号と新たなブロックの符号語の一部または全部のメ
   モリアドレスを重複させてバッファメモリに書き込むこ
   とを許す、或いはまた前記バッファメモリより符号語を
   読みだし媒体に書き込む時、制御コード及び検査記号を
   生成付加してすでに媒体に書き込まれ不要となったブロ
   ックの符号語の一部または全部に別の情報記号の制御コ
   ード及び生成した検査記号のメモリアドレスを重複させ
   て新たなブロックの符号語を形成した後書き込むこと許
   すことを特徴とする特許請求の範囲第一項記載の符号誤
   り検査訂正装置。