JPH087950B2 - 符号誤り検査訂正装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、光ディスクにデータを記録再生する場合に
使用する符号誤り検査訂正装置に関するものである。

従来の技術 近年、光ディスクを用いたデータ記録再生装置の開発
が盛んである。光ディスクメモリは磁気ディスクに比べ
大容量のデータが記録可能である反面、記録媒体の生の
エラー率が高いという欠点を持つ。このため記録時には
データに誤り検査訂正符号を付加し、光ディスクにはデ
ータと誤り検査訂正符号の両方を記録する、また再生時
には前記誤り検査訂正符号を用いてデータの誤りを検出
訂正する方法が一般的に用いられる。従来の誤り検査訂
正装置としては、例えば電子通信学会技術報告 IT84-4
3'シストリック・アルゴリズムに基ずくReed-Solomon符
号の復号器の構成法'page8.図12に示されているものが
ある。ここでは従来例として前記文献の図を、本特許に
関連する部分以外は簡略化して第５図に示す。第５図に
おいて501はデータバッファ、502は符号誤り検出回路、
503は８ビットの排他的論理和を実行する演算回路、504
は入力信号線（８ビット）、505は出力信号線（８ビッ
ト）である。

以下図面を参照しながら、従来例の動作について説明
する。まず光ディスクより読みだされ復調された受信語
はデインターリーブ後、入力信号線504を経由してデー
タバッファ501に貯えられる。受信語はまた同時に符号
誤り検出回路502にも入力される。符号誤り検出回路502
では受信語の入力中または入力が終了した時点で誤り訂
正の計算がなされ、受信語に誤りが生じていると判明し
た場合には誤りの個数、誤りの位置数および誤りの量が
決定される。以上が決定された後データバッファ501よ
り受信語を１シンボルずつ出力する。この時、データバ
ッファ501より出力されたシンボルに誤りが発生してい
ると判定されている場合には、符号誤り検出回路502は
排他的論理和演算回路503に誤り量を出力する。これに
より、出力信号線505にはデータバッファ501より出力さ
れた誤りの発生しているシンボルと誤り量との排他的論
理和が出力され、誤りの訂正が実行される。出力信号線
505は、多重に符号化がなされている場合には次段の誤
り検査訂正装置のデータバッファに接続される。また、
データバッファ501よりコンピュータのメモリへDMA転送
する方法も考えられる。

発明が解決しようとする問題点 しかしながら上記のような構成では、誤り検査訂正装
置で復号したデータをコンピュータで利用する場合、誤
り検査訂正装置のデータバッファよりホストコンピュー
タ内のメモリに復号データを転送しなければならない。
通常この転送には１セクタの復号が終了した時点でDMA
転送を実行する。DMA転送中はコンピュータ内部CPUのメ
モリアクセスがとまるためコンピュータは仕事処理がで
きない。またDMA転送により誤り検査訂正装置のデータ
バッファの内容を少なくても１バッファ分は転送するた
め、コンピュータ内部にDMA転送を受けるために必要十
分なメモリ領域を準備しなければならない。１セクタ内
のすべてのデータを使用しない場合には、転送時間およ
びメモリ領域のむだが生じるという問題点を有してい
た。また、誤り検査訂正装置のデータバッファをコンピ
ュータより直接アクセスしようとしてもデータバッファ
内に情報記号と検査記号及びCRC等の制御コードが混在
するためメモリアクセスのアドレス管理が複雑となる、
情報記号だけをコンピュータよりデータメモリアドレス
上で連続してアクセスしたい場合には符号誤り検査訂正
装置のデータバッファとは別個のデータバッファを符号
誤り検査訂正装置とコンピュータとの間に置かなければ
ならないという問題点を有していた。

問題点を解決するための手段 本発明は上記問題点を解決するため、符号語を一時的
に格納するバッファメモリと、情報記号と制御コードに
対して検査記号を生成付加して誤り検査訂正符号を生成
する手段と、前記バッファメモリより符号語を読みだし
媒体に書き込む或いは媒体より符号語を読みだし前記バ
ッファメモリに書き込む手段と、前記バッファメモリを
アクセスして符号語の誤り検出訂正を行なう符号誤り検
査訂正回路と、前記符号誤り検査訂正回路が前記バッフ
ァメモリ中の誤り検査訂正符号をアクセスする時、前記
バッファメモリ中の情報記号の格納アドレスを少なくと
もホストコンピュータ側から見て連続する第一のメモリ
領域に変更し、制御コードの格納アドレスを少なくとも
前記バッファメモリとホストコンピュータ間の情報記号
の転送時には前記バッファメモリの第二の領域に変更
し、検査記号の格納アドレスを前記バッファメモリの第
三の領域に変更するアドレス変更回路と、前記バッファ
メモリに対し符号語格納の為のアクセス時及び前記符号
誤り検査訂正回路のアクセス時のアドレスバス及びデー
タバスとホストコンピュータアクセス時のホストコンピ
ュータアドレスバス及びデータバスを切り換えて供給す
るバス切り換え回路とを備えたものである。

作用 本発明は上記した構成により、複数のセクタを記録媒
体より読みだし前記バッファメモリに格納する時、バッ
ファメモリ上で情報記号と制御データ/CRCと検査記号が
別々の領域にマッピングされ、ホストコンピュータから
は情報記号だけをメモリウインドウ形式でアクセスでき
る。またバッファメモリにすでに格納され誤り訂正が終
了したブロックの検査記号が格納されている領域に重複
して新たなブロックの検査記号を書き込むことができ、
あるいはまた前記バッファメモリより符号語を読みだし
記録媒体に書き込む時、媒体に既に書き込まれ不要とな
った検査記号の格納されている領域に新たなブロックの
検査記号を書き込むことができる。この時制御データ/C
RCには情報記号と同一セクタ数分のメモリ領域を割り当
てて上書きされない様にすることができる。

実施例 以下に本発明の第一の実施例を図面を用いて説明す
る。第１図は本実施例に於けるブロック図、第２図は１
セクタ内のフォーマット図、第３図は第１図のブロック
図に於けるバッファメモリのメモリマップ図である。

第１図に於て、101は誤り検査訂正回路でバッファメ
モリ102内の符号語をアクセスして誤りを検出し、誤り
があれば誤り箇所をアクセスして訂正を行なう。102は
バッファメモリで符号語を複数セクタ分記憶する。103
は第１のアドレス変更回路、104は第２のアドレス変更
回路で誤り検査訂正回路101がバッファメモリ102をアク
セスする場合に103は制御データ部、104は検査記号部の
マッピングを行なう。105はアドレス切り換え回路でバ
ッファメモリ102のアドレスバスを誤り検査訂正回路101
又はアドレス変更回路103又はアドレス変更回路104また
はホストコンピュータのアドレス信号線110のいずれか
に接続する。106、107は双方向性バッファで、バッファ
メモリのデータ信号線を切り換える。108は変復調回路
でこの回路を通して光ディスクに対して符号の書き込
み、読み出しを行なう。109はホストコンピュータのア
ドレス信号線、110はホストコンピュータのデータ信号
線、111は誤り検査訂正回路のアドレス信号線、112は誤
り検査訂正回路のデータ信号線、113はアドレス変更回
路103のアドレス信号出力線、114はアドレス変更回路10
4のアドレス信号出力線、115はアドレス切替回路105の
アドレス信号出力線、116はバッファメモリ102のデータ
信号線を示す。第２図のフォーマット図に於いて201は
情報記号、202は制御データ/CRC、203は検査記号を示
す。符号全体では、D0‥‥D7,D8‥‥D15‥‥D1023,C0,C
1‥‥C15,P0,P16‥‥P127の順にたて方向にインターリ
ーブされているとする。本フォーマットは、８列あるの
で１セクタ８符号語で構成されている。第３図のメモリ
マップ図に於いて301は情報記号部、302は制御データ
部、303は検査記号部である。説明の都合上、メモリマ
ップ上の各セクタは＃１から＃15までの番号を付けるこ
とにする。例えばメモリマップ上で301aはセクタ＃１の
情報記号、301bはセクタ＃２の情報記号、301cはセクタ
＃３の情報記号、301dはセクタ＃４の情報記号、301eは
セクタ＃５の情報記号、302aはセクタ＃１の制御データ
/CRC、302bはセクタ＃２の制御データ/CRC、303aはセク
タ＃１の検査記号、303bはセクタ＃２の検査記号、303c
はセクタ＃３の検査記号、303dはセクタ＃４の検査記号
である。情報記号部と制御データ部及び検査記号部はメ
モリマップ上で分離されている。

以下に本発明の第一の実施例について説明する。まず
第一セクタ目の受信語が第１図変復調回路108より誤り
検査訂正回路101を経由してバッファメモリ102に格納さ
れる。ここで受信語が符号誤り検査訂正回路101を経由
する理由は、アドレス変更回路103、104およびアドレス
切換回路105及び双方向性バッファ106を使用する為であ
り、この時はまだインターリーブが解けていない為符号
誤り検査訂正回路101では誤り訂正の計算は行なわれな
い。第２図に示すように、まず受信語はD0,D1,D2・・・
D1023の順でセクタバッファメモリ102に格納されてい
く。この時アドレス切替回路105は誤り検査訂正回路101
のアドレス出力線111を選択していて、情報記号は第３
図メモリマップ上でいえば301aの領域に格納されていく
事になる。次に続く制御データ/CRC即ち第２図C0,C1・
・・C15の部分にくるとアドレス切替回路105の入力がア
ドレス変更回路103の出力を選択するように設定され、
制御データ/CRCはアドレス変更回路103により第３図302
aの領域にマッピングされて格納される。そして最後に
読み出される検査記号P0,P16,P32・・・P127の部分にく
るとアドレス切替回路105はアドレス変更回路104の信号
を出力する様に切り換えられ検査記号は第３図303aの領
域にマッピングされて格納される。以上で１セクタ目の
読みだしが終了して次のセクタ＃２に移る。セクタ＃２
では制御データは302b,検査記号は303bにマッピングさ
れる。他方光ディスクから２セクタ目以降のデータが読
みだされバッファメモリ102に格納されるのと同時に、
誤り検査訂正回路101はバッファメモリ102をアクセスし
てすでに読み出されたセクタの誤り訂正を実行する。第
２図フォーマット上では横一列が一符号語となっている
ので誤り検査訂正回路101はこの単位で誤り訂正を実行
する。バッファメモリの実アドレス上では情報記号と制
御コード及び検査記号は別の領域にあるにも拘らず、誤
り検査訂正回路101は受信語を入力したときと同じアド
レス変更回路103、104、アドレス切換回路105を通して
バッファメモリをアクセスするため、マッピングは自動
的に行われる。以上のようにしてセクタの読み出しが進
み＃５のセクタまでくると検査記号第２図203は＃１セ
クタの検査記号の書かれていた領域303aに上書きされ
る。この時誤り検査訂正回路101の訂正に要する時間が
充分早ければ、セクタ＃１の誤り訂正は終了しているの
で不要となった検査記号は上書きによって失われても何
ら問題無い。しかし、この場合でも制御データ202は残
しておく必要があるが制御データ/CRC部第３図302は情
報記号部301に用意されているのと同じだけのセクタ数
分用意されているので問題無い。以上の様にして本実施
例では303aから303dまでの検査記号部を使用して最大15
セクタ分の情報記号を情報記号部301に用意することが
出来る。以上が終了すると、ホストコンピュータに対し
てバッファメモリ102のアクセスが許可される。この
時、アドレス切換回路105はホストコンピュータのアド
レス信号110を選択し、ホストコンピュータからのアク
セスが可能になる。ホストコンピュータからバッファメ
モリ102をみた場合、第３図の情報記号部301のみがアド
レス空間上で連続してみえ、メモリウインドウ形式でア
クセスでき、制御データ又は検査記号がメモリアドレス
上で混在してアクセスされることがないという特徴を有
し、また、不要となった検査記号はメモリ上で次々に消
しながら光ディスクからデータを読みだしているのでメ
モリの使用量が少なくて済む。この場合でも制御データ
/CRCはメモリ上に残されている。

光ディスクにデータを書き込む場合はまずホストコン
ピュータがバッファメモリの情報記号部301にデータを
書き込み、次に制御データ302の書き込みが終った後、
誤り検査訂正回路が検査記号303を付加すれば良い。こ
のとき検査記号を生成するのと並列して検査記号の付加
されたセクタを光ディスクに順に書き込んで行けば、光
ディスクに書き込みの終ったセクタの検査記号は不要で
あるから検査記号のメモリ領域は全セクタ分用意する必
要は無い。

次に本発明の第二の実施例を示す。第４図に於て101
は誤り検査訂正回路、102はバッファメモリ、103は第１
のアドレス変更回路、104は第２のアドレス変更回路、1
05はアドレス切替回路、108は変復調回路で以上は第一
の実施例と同じ物である。401はセグメントレジスタ、4
02は加算器でホストコンピュータからのアドレス信号に
セグメントレジスタで決定されるアドレスを加算してバ
ッファメモリ102のアクセスアドレスとする。403は大小
判定器でホストコンピュータのアドレス信号線とセグメ
ントレジスタ401で決定されるアドレスがアクセスを許
可されているアドレスであるか否かを判定する。404は
アドレスラッチでホストコンピュータの出力するアドレ
スをラッチする。405、406は双方向性データラッチ、40
7はバスアービターでバスの調停を行う。408は誤り検査
訂正回路のアドレス信号線、409は誤り検査訂正回路の
データ信号線、410は加算器402が出力する物理アドレス
信号線でこのアドレスはホストコンピュータからアクセ
スされるアドレス411とは異なる。411はホストコンピュ
ータのアドレス信号線、412はホストコンピュータのデ
ータ信号線、413はバッファメモリのアドレス信号線、4
14はバッファメモリのデータ信号線、415はアドレス変
更回路１の出力アドレス、416はアドレス変更回路２の
出力アドレス、417はセグメントレジスタのレジスタ値
出力信号線、418はアドレスラッチ404の出力アドレスで
ある。

第二の実施例について以下その動作を説明する。本実
施例では、ホストコンピュータからバッファメモリ102
に書き込みを行うとき、アドレスラッチ404、データラ
ッチ406にホストコンピュータのアドレス及びデータを
一旦保持する。また読みだしのときはホストコンピュー
タのアドレスのみをアドレスラッチ404に保持し、誤り
検査訂正回路102がバッファメモリ102をアクセスしてい
ないクロックサイクルにアクセスを実行する。このタイ
ミングの調整はバスアービタ407が行う。バッファメモ
リからホストコンピュータがデータを読みだすときには
ホストコンピュータのアクセスタイムに間に合う様にバ
スアービタ407がバッファメモリ102の読みだしを許可す
るかホストコンピュータにウエイトをかけなければなら
ない。

さらに読み出しのときは、データラッチ406にラッチ
されたデータをホストコンピュータに渡す。また本実施
例ではホストコンピュータからのアドレス信号411に対
して、セグメントレジスタ401により決定されるセグメ
ントアドレス分が加算器402により加算されてアクセス
されるため、バッファメモリの物理アドレスをホストコ
ンピュータの論理アドレスに変換することができる。ま
た大小判定器403によりホストコンピュータのアクセス
アドレスが監視されているため不用意に誤り検査訂正が
終了してアクセスの許可されているセクタの情報記号以
外のメモリ領域をアクセスしたときにエラーを検出して
このアクセスを禁止することが出来る。以上によってホ
ストコンピュータのメモリ管理の負担を少なくすること
が出来る。

発明の効果 以上述べてきたように本発明によれば、符号誤り検査
訂正装置のバッファメモリをホストコンピュータから直
接アクセス可能であるため、符号誤り検査訂正装置より
ホストコンピュータ内のメモリへデータをDMA転送する
必要がない。又符号語のうち制御コード及び検査記号は
情報記号とバッファメモリのアドレス空間上で分離して
いて複数ブロック連続に配置することができるので、ホ
ストコンピュータからは情報記号部分をまとまったデー
タとしてメモリウインドウ形式で参照することができ
る。従って、符号誤り検査訂正装置とホストコンピュー
タとのメモリインタフェースが極めて容易でホストコン
ピュータの負担が少ない。媒体に記録され不要となった
検査記号部には新たなブロックの検査記号部を割り付け
て用いるので、検査記号部のバッファメモリは高々数ブ
ロック分を巡回的に使用することになり、メモリの大部
分を情報記号に割り付け可能で、この時でも制御データ
/CRCは情報記号部の残っている全てのセクタに渡ってメ
モリ内に残すことができ、復号が終った後いつでも参照
できる。ホストコンピュータと本符号誤り検査訂正装置
が物理空間的に離れている場合にはインターフェイス手
段を介在して接続する必要が生じるが、その場合媒体へ
の記録時にはCRCはホストコンピュータと誤り検査訂正
装置間の転送が完全に行われたかを確認するという効果
が有り制御データも情報記号と考えることも出来る。こ
のため、各セクタのCRCがメモリの一部に重複せずにマ
ッピングされることは都合がよい。またバッファメモリ
の物理アドレスをホストコンピュータの論理アドレスに
変換できることと、アクセスの許可されていないメモリ
領域をアクセスしたときにエラーを検出してこのアクセ
スを禁止することによりホストコンピュータのメモリ管
理の負担を少なくすることが出来る。

以上の述べた様に本発明の実用的効果は大なるものが
ある。

【図面の簡単な説明】 第１図は本発明の第一の実施例のブロック図、第２図は
本発明の実施例に於けるフォーマット図、第３図は本発
明の第一の実施例に於けるバッファメモリのメモリマッ
プ図、第４図は本発明の第二の実施例のブロック図、第
５図は従来の符号誤り検査訂正装置のブロック図であ
る。 101……符号誤り検査訂正回路、102……バッファメモ
リ、103……アドレス変更回路１、104……アドレス変更
回路２、105……アドレス切替回路、106……双方向性バ
ッファ、107……双方向性バッファ、201……情報記号、
202……制御データ/CRC、203……検査記号、301……情
報記号部、302……制御データ/CRC部、303……検査記号
部、401……セグメントレジスタ、402……加算器、403
……大小判定器、404……アドレスラッチ、405……双方
向性データラッチ、406……双方向性データラッチ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】情報記号ｍシンボルと制御コードｎシンボ
   ルに対して検査記号ｋシンボルが付加される誤り検査訂
   正符号をｐ符号語集めて１ブロックとして用いる符号誤
   り検査訂正装置において、符号語を一時的に格納するバ
   ッファメモリと、情報記号と制御コードに対して検査記
   号を生成付加して誤り検査訂正符号を生成する手段と、
   前記バッファメモリより符号語を読みだし媒体に書き込
   む或いは媒体より符号語を読みだし前記バッファメモリ
   に書き込む手段と、前記バッファメモリをアクセスして
   符号語の誤り検出訂正を行なう符号誤り検査訂正回路
   と、前記符号誤り検査訂正回路が前記バッファメモリ中
   の誤り検査訂正符号をアクセスする時、前記バッファメ
   モリ中の情報記号の格納アドレスを少なくともホストコ
   ンピュータ側から見て連続する第一のメモリ領域に変更
   し、制御コードの格納アドレスを少なくとも前記バッフ
   ァメモリとホストコンピュータ間の情報記号の転送時に
   は前記バッファメモリの第二の領域に変更し、検査記号
   の格納アドレスを前記バッファメモリの第三の領域に変
   更するアドレス変更回路と、前記バッファメモリに対し
   符号語格納の為のアクセス時及び前記符号誤り検査訂正
   回路のアクセス時のアドレスバス及びデータバスとホス
   トコンピュータアクセス時のホストコンピュータアドレ
   スバス及びデータバスを切り換えて供給するバス切り換
   え回路とを備え、記録媒体より符号語を読みだし前記バ
   ッファメモリに格納する時、バッファメモリに既に格納
   され誤り訂正が終了したブロックの検査記号が格納され
   ている第三の領域に重複して新たなブロックの検査記号
   を書き込み、また前記バッファメモリより符号語を読み
   だし記録媒体に書き込む時、媒体に既に書き込まれ不要
   となった検査記号の格納されている第三の領域に新たな
   ブロックの検査記号を書き込むことを特徴とする符号誤
   り検査訂正装置。
2. 【請求項２】ホストコンピュータのメモリ空間と前記バ
   ッファメモリ空間との間にアドレスオフセット付加回路
   を備え、前記バッファメモリの物理アドレスをホストコ
   ンピュータの論理アドレスに変換することを特徴とする
   特許請求の範囲第一項記載の符号誤り検査訂正装置。
3. 【請求項３】ホストコンピュータからアクセスされたア
   ドレスを判定する回路を備え、前記バッファメモリの一
   部はホストコンピュータ側からの書き込みあるいは読み
   だしを禁止することを特徴とする特許請求の範囲第一項
   または第二項記載の符号誤り検査訂正装置。