JPS6333402Y2 - - Google Patents

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JPS6333402Y2
JPS6333402Y2 JP15268679U JP15268679U JPS6333402Y2 JP S6333402 Y2 JPS6333402 Y2 JP S6333402Y2 JP 15268679 U JP15268679 U JP 15268679U JP 15268679 U JP15268679 U JP 15268679U JP S6333402 Y2 JPS6333402 Y2 JP S6333402Y2
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JP15268679U
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Description

【考案の詳細な説明】 本考案は、多重データ圧縮に関し、特に並列処
理によるタイムシエアリング・リアルタイム方式
の多重データ圧縮回路に関するものである。
従来、フアクシミリ装置においては、第1図に
示すような過程で2値フアクシミリ信号をデイジ
タル符号化処理することによつて、受信機側に送
出すべきビツト数を削減し、伝送時間を短縮する
ことが行われている。原稿上の隣接する画素間に
は強い相関があり、これらの画素を走査して得ら
れるフアクシミリ信号には多くの冗長度が含まれ
ている。この冗長度を抑圧し伝送することにより
伝送時間の短縮が可能となる。
第1図において、2値フアクシミリ信号1は、
デイジタル化過程2で標本化、量子化が行われ、
2値フアクシミリデータを発生する。状態識別過
程3では、2値フアクシミリデータを状態(通
報)の集まりとして、符号化を行うための識別を
行う。出来るだけ画素間の相関を利用した状態識
別を行い、各状態の発生確率に出来るだけ偏りを
持たせる。その結果、後に続く符号化過程4にお
いて、発生確率の大きい状態にはより短い符号を
割当て、発生確率の小さい状態には、より長い符
号を割当てることにより全体として原画素数より
も少ないビツト数で原画を表現することが可能と
なる。各状態の発生確率が求まれば、最適な符号
割当てはHuffman符号によつて実現出来る。
すなわち、従来行われていたModified
Huffman方式データ圧縮においては、画情報を
2値化したとき、白または黒符号のつながり、い
わゆるランレングス(1走査線内の画素間の相関
を利用する方法で、同一レベルの連続長をいう)
には冗長性を含むため、ターミネイテイング・コ
ードとメイクアツプ・コードの2つのデーブルを
参照し、ランレングスに対応したコードを選択
し、実際の画情報より短くする圧縮方式を採つて
いる。
この圧縮方式においては、ランレングス・カウ
ンタでランレングスをカウントし、その値に対応
するROMのアドレスから、そこに格納された符
号化データを得る。
しかし、カウンタ、ROMのアドレス制御、デ
ータ転送等の処理時間が高速化に対する妨げとな
つていた。
従来、多種多様なデータが混在する送信原稿を
走査・圧縮する場合、一走査毎に画情報のパター
ンに変化があるため、走査毎にそれの符号化処理
にかかる時間が異なり、圧縮装置の処理速度にス
キヤナーの動きを合わせており、スキヤナーの読
取りは非周期的・不連続的に間欠動作で行われて
いた。しかし、この間欠送り動作では、制御が複
雑となる欠点があり、作動・停止の際にも走査機
構の大きな慣性のために機器の寿命が短かくなる
等の欠点があつた。
また、高速スキヤナー(1走査1msec程度)で
読取つたとしても、圧縮装置の速度(数msec〜
数十mesc)が追従することができず、高速で連
続的に読取り・圧縮を行うことは不可能であつ
た。
更に、上記の欠点を解決するため、スキヤナー
(走査器)のあとに複数台のデータ圧縮装置を並
列にならべ、例えば、4台の圧縮装置A,B,
C,Dを並列にならべた場合、第2図に示される
ように、走査1によるフアクシミリ信号は圧縮装
置Aに、走査2による信号は装置Bに、走査3に
よる信号は装置Cに、走査4による画情報は装置
Dにおいて、それぞれ符号化処理を行わせると、
各圧縮装置に入力される画情報は、走査線毎の送
信原画のパターンの移り変りによつて、符号化さ
れる時間に違いが生じる。すなわち、おのおのの
ラインに入力する画情報に対応する圧縮化情報
は、長さがいろいろ変わる。前に入つた画情報ラ
インは、処理時間が長くかかり、次のラインは処
理時間が短かいため先に出てくるといつた状況が
生ずる。
本考案の目的は、このような従来の欠点および
その他の短所を除去するため、フアクシミリ伝送
における高速読取りスキヤナーの入力を複数台の
データ圧縮装置(以下DCR)を制御することに
より、連続的かつ高速に多重データの圧縮を行う
多重データ圧縮回路を提供することにある。
本考案の多重データ圧縮回路は、高速でスキヤ
ナーの読取りを可能にし、リアルタイムで(連続
送りで)圧縮を行うために、データの並行処理を
すること、およびスキヤナー入力と各データ圧縮
装置のタイミングを考慮し符号化処理時間の長短
にかかわらず出力順を制御することによつて、リ
アルタイムに圧縮データを出力することを特徴と
している。
以下、図面により、本考案の実施例を説明す
る。
第3図は、本考案の多重データ圧縮回路の構成
図である。
第3図においては、4組の入力バツフア11、
圧縮装置12、出力バツフア13が設けられ、こ
の4組のものをバツフア制御装置15を用いて入
力の順序と出力の順序とを制御する。スキヤナー
入力9は、各走査線毎に入力ゲート10の開閉に
より入力バツフア11に入り、圧縮装置12によ
り符号化処理・データ圧縮が行われ、出力バツフ
ア13に一時貯えられ、入力順に従つて各圧縮装
置12からのデータを出力順に出力ゲート14を
開閉して圧縮データ出力16として出力する。制
御装置15は、入出力制御を行うものである。制
御については、第4図のフローチヤートに従つて
行われる。
まず、開始17とともに、入力カウンター完了
フラグをクリアーにした後18、スキヤナー入力
か19どうかを判断してYESならば全てのDCR
が使われているか20を判断する。YESならば
DCRビジー処理21を行つて終了22する。NO
ならばDCRに対応する入力バツフアのゲートを
開き23、次にDCR処理中のフラグをセツトす
る24。
DCRから出力バツフアへ転送完了を以つて割
込み25を開始する。次に、割込みを発生した
DCRに対応して完了フラグをセツトし26、出
力条件を満足するものがあるか27どうかを判断
して、NOならば出力条件が成立するまで待ち状
態にし29、YESならば出力条件が成立したも
のを入力順に出力し28、割込み処理を完了30
する。
圧縮装置12は、スキヤナーから読取つたデー
タのパターンにより処理時間が変化する。このた
め、入力順に圧縮装置12でスキヤナー読取りデ
ータの処理をすると、処理完了は入力順になると
は限らない。
そこで、第5図に示すように、スキヤナー入力
および各データ圧縮装置のタイミングを考慮す
る。そして、この時の状態すなわちデータ圧縮装
置の使用/未使用、データ圧縮装置の処理中/処
理完了を監視して入力バツフア、出力バツフアの
ゲートを開閉することにより、入力の順序に従つ
た出力が得られ、かつデータ圧縮の並行処理によ
り高速データ圧縮が可能となる。
第5図において、例えば、圧縮装置3の入力信
号i3が処理中に、圧縮装置4に次の走査によつ
て信号i4が入力されても同時並行的にi3およ
びi4の符号化処理が行われる。
第5図におけるi1,i2,i3,i4,i5
の状態は第6図に示される。完了フラグOFFは
処理中を表わしている。例えば、i5のDCRNo.
1、入力順5、完了フラグOFFは、信号i5に
関して入力順が5で圧縮装置1が処理中であるこ
とを表わしている。この状態を判断しながら、入
出力バツフアのゲート開閉により、データ圧縮の
並行処理を行う。
以上説明したように、本考案によれば、フアク
シミリ伝送における圧縮化過程において、スキヤ
ナーからのフアクシミリ信号を符号化処理する圧
縮装置を一走査毎に即時処理できるように、複数
個並列的に設け、また入力順と出力順を制御する
バツフアおよびバツフア制御装置を設けたので、
高速でのスキヤナーの読取りが可能となり、符号
化処理に要する時間が異なるデータを同時並行的
に処理し連続的に取り出すことができるので、リ
アルタイムで圧縮を行うことが可能となる。
【図面の簡単な説明】
第1図は従来のデータ圧縮化過程の基本構成
図、第2図は複数のデータ圧縮装置で行われる走
査方法の説明図、第3図は本考案の実施例を示す
多重データ圧縮回路の構成図、第4図はバツフア
制御装置の制御手順を示す流れ図、第5図はスキ
ヤナー入力および各データ圧縮装置に入力される
フアクシミリ信号のタイミングチヤートの一例、
第6図は第5図に示される各データ圧縮装置の符
号化処理過程の状態図である。 1:フアクシミリ信号、2:デイジタル化過
程、3:状態識別過程、4:符号化過程、5:符
号化出力、6:主走査、7:副走査、8:走査
線、9:スキヤナー入力、10:入力ゲート、1
1:入力バツフア、12:圧縮装置、13:出力
バツフア、14:出力ゲート、15:バツフア制
御装置、16:圧縮データ出力。

Claims (1)

    【実用新案登録請求の範囲】
  1. 等速で原稿を読取るスキヤナー・ユニツトを有
    するフアクシミリ装置において、並列的に複数個
    の入力ゲートとそれらに各々対応する入力バツフ
    ア、圧縮装置、出力バツフア、出力ゲートと、更
    に入力バツフアと出力バツフアを制御するバツフ
    ア制御装置を設けて、前記スキヤナー・ユニツト
    による各走査毎の画情報の並行的な圧縮化処理を
    行い、それら圧縮化処理過程の入出力を制御し
    て、入力順に圧縮データを出力することを特徴と
    する多重データ圧縮回路。
JP15268679U 1979-11-02 1979-11-02 Expired JPS6333402Y2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP15268679U JPS6333402Y2 (ja) 1979-11-02 1979-11-02

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP15268679U JPS6333402Y2 (ja) 1979-11-02 1979-11-02

Publications (2)

Publication Number Publication Date
JPS5671661U JPS5671661U (ja) 1981-06-12
JPS6333402Y2 true JPS6333402Y2 (ja) 1988-09-06

Family

ID=29383546

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Application Number Title Priority Date Filing Date
JP15268679U Expired JPS6333402Y2 (ja) 1979-11-02 1979-11-02

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JPH0789649B2 (ja) * 1986-01-30 1995-09-27 キヤノン株式会社 画像データ処理装置

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JPS5671661U (ja) 1981-06-12

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