JPS6329333Y2 - - Google Patents
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- Publication number
- JPS6329333Y2 JPS6329333Y2 JP6890782U JP6890782U JPS6329333Y2 JP S6329333 Y2 JPS6329333 Y2 JP S6329333Y2 JP 6890782 U JP6890782 U JP 6890782U JP 6890782 U JP6890782 U JP 6890782U JP S6329333 Y2 JPS6329333 Y2 JP S6329333Y2
- Authority
- JP
- Japan
- Prior art keywords
- conversion circuit
- transmission mode
- image signal
- line
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 19
- 238000006243 chemical reaction Methods 0.000 claims description 16
- 230000005540 biological transmission Effects 0.000 claims description 13
- 230000006835 compression Effects 0.000 claims description 7
- 238000007906 compression Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Landscapes
- Storing Facsimile Image Data (AREA)
- Facsimile Image Signal Circuits (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【考案の詳細な説明】
本考案は白黒２値画信号の圧縮符号化伝送及び
アナログ画信号の中間調伝送を行なうフアクシミ
リ装置に関し、特にメモリの有効利用と装置の簡
略化を画ることを目的とする。
アナログ画信号の中間調伝送を行なうフアクシミ
リ装置に関し、特にメモリの有効利用と装置の簡
略化を画ることを目的とする。
近年のフアクシミリ装置は多数の伝送モードを
有しており、例えばＧ規格の高速機では、MR
方式による白黒２値画信号の圧縮符号化伝送モー
ドの他に、Ｇ規格に準拠したアナログ画信号の
中間調伝送モードを備えているものがある。
有しており、例えばＧ規格の高速機では、MR
方式による白黒２値画信号の圧縮符号化伝送モー
ドの他に、Ｇ規格に準拠したアナログ画信号の
中間調伝送モードを備えているものがある。
先のMR方式による圧縮符号化は、周知のよう
に、隣接する各２ラインの画信号の相関関係を利
用して符号化を行なうものであるから、符号化前
の白黒２値信号を格納しておくラインメモリに
は、現在符号化しているライン（符号化ライン）
を読出すための１ライン分と、その直前のライン
（参照ライン）を読出して参照するための１ライ
ン分と、次に符号化するライン（書込みライン）
のための１ライン分の合計３ライン分を少なくと
も必要とする。
に、隣接する各２ラインの画信号の相関関係を利
用して符号化を行なうものであるから、符号化前
の白黒２値信号を格納しておくラインメモリに
は、現在符号化しているライン（符号化ライン）
を読出すための１ライン分と、その直前のライン
（参照ライン）を読出して参照するための１ライ
ン分と、次に符号化するライン（書込みライン）
のための１ライン分の合計３ライン分を少なくと
も必要とする。
一方、中間調伝送の際は、中間調を表わすアナ
ログ画信号をパラレルなバイナリー信号に一旦変
換して信号処理を行なうようにしているので、そ
のバイナリー信号の各桁を夫々格納するための複
数ライン分のラインメモリが必要である。
ログ画信号をパラレルなバイナリー信号に一旦変
換して信号処理を行なうようにしているので、そ
のバイナリー信号の各桁を夫々格納するための複
数ライン分のラインメモリが必要である。
そこで、本考案は、複数個のラインメモリを前
述の２値信号用とバイナリー信号用に兼用すると
共に、上記のバイナリー変換を行なうＡ／Ｄ変換
回路から２値画信号を直接得るようにしたもので
ある。
述の２値信号用とバイナリー信号用に兼用すると
共に、上記のバイナリー変換を行なうＡ／Ｄ変換
回路から２値画信号を直接得るようにしたもので
ある。
第１図は本考案によるフアクシミリ装置の概略
構成を示しており、１は図示しない原稿読取手段
からの中間調を含むアナログ画信号が導入される
Ａ／Ｄ変換回路、２，３，４はそのＡ／Ｄ変換回
路と次のMR符号化回路５との間に設けられた
RAM等からなる３個のラインメモリ、６は前記
Ａ／Ｄ変換回路１の動作を切換えると共に前記各
ラインメモリの書込みと読出しを制御するマイク
ロプロセツサーからなる制御回路、７は符号列信
号の伝送を行なうデジタルモデム回路、８はパラ
レル型式のバイナリー信号に適当な処理を施して
元のアナログ信号型式で伝送するアナログモデム
回路である。
構成を示しており、１は図示しない原稿読取手段
からの中間調を含むアナログ画信号が導入される
Ａ／Ｄ変換回路、２，３，４はそのＡ／Ｄ変換回
路と次のMR符号化回路５との間に設けられた
RAM等からなる３個のラインメモリ、６は前記
Ａ／Ｄ変換回路１の動作を切換えると共に前記各
ラインメモリの書込みと読出しを制御するマイク
ロプロセツサーからなる制御回路、７は符号列信
号の伝送を行なうデジタルモデム回路、８はパラ
レル型式のバイナリー信号に適当な処理を施して
元のアナログ信号型式で伝送するアナログモデム
回路である。
次に斯るフアクシミリ装置に於いて、中間調伝
送の際はアナログ画信号を８階調を表わす３桁の
バイナリー信号に変換するものとして、その動作
を説明する。
送の際はアナログ画信号を８階調を表わす３桁の
バイナリー信号に変換するものとして、その動作
を説明する。
先ず符号化伝送の際は、制御回路６は前述の読
取手段から導出されるアナログ画信号（第２図
ａ）に対してＡ／Ｄ変換回路１のスレシユホール
ドレベルを同図ａ中に示す一つの値に固定し、そ
れによつて該回路１の３本の出力ラインの各々に
全く同一の２値信号（同図ｂ）が出力される。こ
の時、前記制御回路６はラインメモリ２〜４に循
環的に２値信号を１ライン分ずつ格納するように
制御する。そして、その一つのメモリへの格納時
に他の二つのメモリから読出された連続する２ラ
イン分の２値信号が符号化回路５で１ライン分ず
つMR符号化され、その符号化後の信号がデジタ
ルモデム回路７で変調されて図示しない回線に送
り出される訳である。
取手段から導出されるアナログ画信号（第２図
ａ）に対してＡ／Ｄ変換回路１のスレシユホール
ドレベルを同図ａ中に示す一つの値に固定し、そ
れによつて該回路１の３本の出力ラインの各々に
全く同一の２値信号（同図ｂ）が出力される。こ
の時、前記制御回路６はラインメモリ２〜４に循
環的に２値信号を１ライン分ずつ格納するように
制御する。そして、その一つのメモリへの格納時
に他の二つのメモリから読出された連続する２ラ
イン分の２値信号が符号化回路５で１ライン分ず
つMR符号化され、その符号化後の信号がデジタ
ルモデム回路７で変調されて図示しない回線に送
り出される訳である。
次に中間調伝送の際は、制御回路６は前述の読
取手段からのアナログ画信号（第３図ａ）に対し
て、Ａ／Ｄ変換回路１のスレシユホールドレベル
を同図ａ中に示す７通りに設定する。そして、上
記アナログ画信号がその各レベルと夫々比較され
ることによつて同図ｂのように量子化され、その
量子化された信号が更に同図ｃ〜ｅに示す３桁の
バイナリー信号に変換され、そのバイナリー信号
の各桁の信号がＡ／Ｄ変換回路１の３本の出力ラ
インに夫々導出される。この時、制御回路６はそ
の各１ライン分のバイナリー信号の各桁をライン
メモリ２〜４に夫々格納するよう制御する。同時
に、その格納された各桁の信号がこの各メモリか
ら順次読出されてアナログモデム回路８に導入さ
れ、この回路から先の第３図ｂの信号に類似した
アナログ信号として回線に送り出される訳であ
る。その際、上記各メモリの書込みと読出しは時
分割制御によつて行なわれる。
取手段からのアナログ画信号（第３図ａ）に対し
て、Ａ／Ｄ変換回路１のスレシユホールドレベル
を同図ａ中に示す７通りに設定する。そして、上
記アナログ画信号がその各レベルと夫々比較され
ることによつて同図ｂのように量子化され、その
量子化された信号が更に同図ｃ〜ｅに示す３桁の
バイナリー信号に変換され、そのバイナリー信号
の各桁の信号がＡ／Ｄ変換回路１の３本の出力ラ
インに夫々導出される。この時、制御回路６はそ
の各１ライン分のバイナリー信号の各桁をライン
メモリ２〜４に夫々格納するよう制御する。同時
に、その格納された各桁の信号がこの各メモリか
ら順次読出されてアナログモデム回路８に導入さ
れ、この回路から先の第３図ｂの信号に類似した
アナログ信号として回線に送り出される訳であ
る。その際、上記各メモリの書込みと読出しは時
分割制御によつて行なわれる。
なお、叙上では圧縮符号化の一例としてMR符
号化を例に採つて説明したが、例えばMH符号化
を行なう場合も複数個のラインメモリを必要とす
るので、この場合にも本考案を適用できる。
号化を例に採つて説明したが、例えばMH符号化
を行なう場合も複数個のラインメモリを必要とす
るので、この場合にも本考案を適用できる。
本考案のフアクシミリ装置は以上の如く構成さ
れているので、ラインメモリの有効利用が画れる
と共に、装置を簡略化することができ、コストダ
ウンが可能となる。
れているので、ラインメモリの有効利用が画れる
と共に、装置を簡略化することができ、コストダ
ウンが可能となる。
第１図は本考案によるフアクシミリ装置の要部
概略構成を示すブロツク図、第２図及び第３図は
その動作説明のための信号波形図である。 １……Ａ／Ｄ変換回路、２〜４……ラインメモ
リ、５……符号化回路、６……制御回路、７……
デジタルモデム回路、８……アナログモデム回
路。
概略構成を示すブロツク図、第２図及び第３図は
その動作説明のための信号波形図である。 １……Ａ／Ｄ変換回路、２〜４……ラインメモ
リ、５……符号化回路、６……制御回路、７……
デジタルモデム回路、８……アナログモデム回
路。
Claims (1)
- 白黒２値画信号の圧縮符号化伝送及びアナログ
画信号の非圧縮中間調伝送を行なうフアクシミリ
装置に於いて、読取手段から得たアナログ画信号
を圧縮符号化伝送モードでは白黒２値信号に変換
し、中間調伝送モードでは多階調を表わすバイナ
リー信号に変換すべく動作するＡ／Ｄ変換回路
と、このＡ／Ｄ変換回路と符号化回路及びアナロ
グモデム回路との間に設けられた複数個のライン
メモリと、前記二つのモードに応じて上記Ａ／Ｄ
変換回路を前記各動作に切換えると共に、前記各
メモリの書込み、読出しを制御する制御回路とを
備え、圧縮符号化伝送モードでは前記Ａ／Ｄ変換
回路からの白黒２値信号を前記各メモリに１ライ
ン分ずつ循環的に格納し、中間調伝送モードでは
前記Ａ／Ｄ変換回路からのバイナリー信号を前記
各メモリに１桁分ずつ格納するようにしたことを
特徴とするフアクシミリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6890782U JPS58172265U (ja) | 1982-05-11 | 1982-05-11 | フアクシミリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6890782U JPS58172265U (ja) | 1982-05-11 | 1982-05-11 | フアクシミリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58172265U JPS58172265U (ja) | 1983-11-17 |
| JPS6329333Y2 true JPS6329333Y2 (ja) | 1988-08-08 |
Family
ID=30078655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6890782U Granted JPS58172265U (ja) | 1982-05-11 | 1982-05-11 | フアクシミリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58172265U (ja) |
-
1982
- 1982-05-11 JP JP6890782U patent/JPS58172265U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58172265U (ja) | 1983-11-17 |
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