JPS63318799A - 多層導電パターンの製造方法 - Google Patents

多層導電パターンの製造方法

Info

Publication number
JPS63318799A
JPS63318799A JP63139221A JP13922188A JPS63318799A JP S63318799 A JPS63318799 A JP S63318799A JP 63139221 A JP63139221 A JP 63139221A JP 13922188 A JP13922188 A JP 13922188A JP S63318799 A JPS63318799 A JP S63318799A
Authority
JP
Japan
Prior art keywords
layer
polyimide
forming
multilayer
copper
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63139221A
Other languages
English (en)
Inventor
ジョン・ジェイ・リーガン
ペギー・ジーン・パークス
ナンシイ・エル・ミラー
ロバート・エル・ベックマン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tektronix Inc
Original Assignee
Tektronix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tektronix Inc filed Critical Tektronix Inc
Publication of JPS63318799A publication Critical patent/JPS63318799A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0393—Flexible materials
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/05—Insulated conductive substrates, e.g. insulated metal substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09563—Metal filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/0023—Etching of the substrate by chemical or physical means by exposure and development of a photosensitive insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/38—Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/388—Improvement of the adhesion between the insulating substrate and the metal by the use of a metallic or inorganic thin film adhesion layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S428/00—Stock material or miscellaneous articles
    • Y10S428/901—Printed circuit
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24917—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including metal layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/31504—Composite [nonstructural laminate]
    • Y10T428/31678—Of metal
    • Y10T428/31681—Next to polyester, polyamide or polyimide [e.g., alkyd, glue, or nylon, etc.]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/31504—Composite [nonstructural laminate]
    • Y10T428/31721—Of polyimide

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は多層導電パターン及びその中間体、特にハイブ
リッド集積回路（ＩＣ）等に使用する多層構造の導電パ
ターンを誘電体基板上に形成する方法に関する。　　　
　　・ ［従来技術とその問題点］ 例えばハイブリッ）ＩＣ等に使用する多層導電パターン
用の基板材料は、多層導電パターンの各層を順次フォト
プロセス（ｍ光処理）する際に各層のアライメントに基
板寸法の変化を考慮しなくて済むように寸法安定性が極
めて高い事を要する。
アルミナ等のセラミック材料は高い寸法安定性を有する
ので、多層導電パターン用基板として多用されている。
しかし、セラミック材料は柔軟性に欠けるので、フレキ
シブル回路用基板には使用できない。
ポリイミドは柔軟性に富み、その電気的緒特性も導体パ
ターンの基板に好適である。しかしながら、ポリイミド
の板状体は寸法安定性が比較的悪く、順次の導電層間の
アライメント精度が不充分となるので多層導体パターン
の基板としては使用されなかった。
銅板の方がポリイミド板よりも寸法安定性が優れている
。そこで、銅で裏打ちしたポリイミド板が市販されてい
る。
従って、このポリイミド銅板を用いて多層導電パターン
及びその中間体を形成する新規な方法を提供するのが本
発明の目的である。
［発明の概要コ 本発明によると、誘電材料の基板上に多層導電パターン
を形成する。この基板は寸法安定材料の板状体の１主面
上に被着した柔軟性を有するものである。この寸法安定
材料は銅であり、柔軟性誘電材料はポリイミドであるの
が好ましい。この銅板はポリイミドに充分な寸法安定性
を与え、必要とする許容範囲内の多層導電パターンが形
成できる。
［実施例コ 本発明による多層導電パターンの形成方法を製造工程を
示す添付図を参照して以下に詳細に説明する。
ポリイミド／１４のシート（２）は第１図に示す如くポ
リイミド層（４）と、このポリイミド層（４）の−主面
（８）に被着した銅層（６）より構成される。ポリイミ
ド層（４）の典型的な厚さは０．０２５ｍｍ〜０．１２
５ｍｍであり、銅層（６）の厚さは０．１〜０．２５ｍ
ｍである。銅層（６）の厚さを上記レンジの大きい方に
選定すると取り扱い時に必要とする堅牢性が得られる。
もしシート（２）の取り扱いが丁寧であれば、銅層（６
）の厚さは０゜０２５ｍｍ程度であっても良い。ポリイ
ミド層（４）の他の主面（１０）は露出している。
ポリイミド／銅材料のシート（２）は、洗浄して、蒸着
技法により金属層（１２）をポリイミド層（４）の主面
（１０）上に形成する。この金属層（１２）は従来のフ
ォトエツチング技法などによりパターン化する。このパ
ターンは特にレジストレーションのためである。このパ
ターン化金属層（１２°）はハイブリッド回路に使用す
るには薄過ぎるかも知れないので、このパターン化した
金属層を電気メッキの陰極として用いて、その上に希望
する厚さの金層（１４）をこの金属層（１２’）上に形
成する。これにより、導電材料の多層パターン第１層が
出来上がる。
ポリイミド層（１６）をパターン状の導電層（１２”）
、（１４）上に形成する。このポリイミド層（１６）は
従来の露光技法によりパターン化され、パターン状導電
層と電気的接続を行いたい部分のポリイミド（１６）を
取り除く。次に、このパターン状ポリイミド層（１６’
）を洗浄して金属層（１８）を蒸着技法によりポリイミ
ド層上に形成する。この金属層（１８）をパターン化し
てパターン状金属層（１８’）となし電気メッキの陰極
として使用する。このメッキにより金属層（１８°）の
パターンと一致する形状の金層（２０）を所望厚さに形
成する。これにより導電材料の多層パターンの第２層が
形成される。
層（１６）及び（１８）のパターン形成に使用するフォ
トマスクは、特に接触パッド等のために形成した層（１
２°）（１４）を基準にして配置する。
この多層パタ゛−ンが２層のみから構成されていると仮
定すると、次に銅層（６）を除去する。もし多重パター
ンを共通基板の上に形成すると、基板をユニット毎に切
断する。
好ましくは、層（１２）と（１８）は夫々チタン、パラ
ジウム及び金の３層からなる。チタン、パラジウム及び
金を使用することは薄膜ハイブリッド回路の製造では周
知である。
シート（２）の材料が安定であること、即ち銅層（６）
がポリイミド層（４）に確実に被着しており且つこれら
の材料がガスを出さないことが重要である。シート（２
）の場合には、銅層（６）をポリイミド層（４）に中間
接着層を使用する事なく直接固定することにより実現し
ている。これらの材料は市販されている。しかし、接着
剤が多層パターンの形成中に劣化せず、またガスを出さ
ない場合には、銅層（６）とポリイミド層（４）間に中
間接着層を用いても良い。
ポリイミド層の両主面に銅層を被着した複合材料も市販
されている。銅層のないポリイミド層に蒸着、パターン
化及び電気メッキにより所望厚さの導電層（１２°）を
形成する代わりに、鋼層の一方をパターン化して導電材
料の多層パターンの第１層を形成する。
先行する１以上の層を有する多層パターンの第２（又は
その後の）層の正しい位置合わせ（レジストレーション
）のためのみならず、フレキシブル基板上に形成した層
の特徴を基準にして実行する他の操作又は処理のために
も、寸法安定性は極めて重要である。例えば、第１層と
同時に形成されるレジストレーションの特徴を基準にし
てドリルを位置合わせし、次にドリルを一定位置移動す
ることにより複数の穴をあけると、ドリルを移動した後
にあけた穴は、もし基板自身に膨張収縮がある場合には
レジストレーションに対して正しい位置でないかも知れ
ない。これを回避するには、フレキシブル材料の層と寸
法的に安定な材料の層とを被着した複合層を使用すれば
良い。
上述した事項は当業者に容易に理解出来るので、ここで
はこれ以上の説明を省略する。
［変形変更］ 本発明は何ら上述した実施例に限定するべきでないこと
、また本発明の要旨を逸脱する事なく種々の変形変更が
可能であること当業者には容易に理解できよう。例えば
、銅層はパターン化して別の導体として使用出来る′の
で、この銅層をポリイミド層から必ずしも取り除く必要
はない。また、蒸着とメッキの回数に何らの制限もない
。
［発明の効果］ 本発明の多層導電パターン形成方法によると、ポリイミ
ド等のフレキシブル材料の層の一面又は両面上に銅等の
補強層を形成し、−面に形成したパターン状導電層に金
等の金属を所望厚さにメッキして形成し、更に誘電体を
介して導電層を形成するに際し、複数回の金属層゛の蒸
着やメッキを行っても基板の寸法特性が安定しているの
で位置ずれが最小になり、高密度の多層導電層が形成で
きる２と言う実用上の顕著な効果がある。
【図面の簡単な説明】
第１〜４図は本発明により基板上に導電性の多層パター
ンを形成する一連の製造工程を示す断面図である。 図中、（２）はシート、（４）はポリイミド等のフレキ
シブル誘電体材料層、（６）は銅層、（１２）、（１２
°）　、（１８）は金属層、（１４）（２０）は金等の
メッキ層、（１６）、（１６°）はポリイミド等の誘電
体層である。 代　　理　　人　　　　　伊　　藤　　　　　頁間　　
　　　　　　松　　隈　　秀　　盛ＦＩＧ、　３ ＦＩＧ、４

Claims (1)

  1. 【特許請求の範囲】 １、誘電体基板の第一主面に寸法安定材料層を形成する
    ことと、上記誘電体基板の第二主面に金属層を被着形成
    することとを具える多層導電パターン中間体の製造方法
    。 ２、第一及び二主面を有するフレキシブル誘電体基板を
    形成することと、該誘電体基板の第一主面に寸法安定材
    料の層を被着形成することと、上記誘電体基板の第二主
    面に所望パターンの金属層を形成することとを具える多
    層導電パターンの中間体の製造方法。 ３、フレキシブル誘電体基板の一面に寸法安定材料層を
    他面に所望パターンの金属層を形成することと、上記誘
    電体基板の上記他面の金属層に少なくとも１個の開口を
    有する誘電体層を形成することと、該誘電体層上及び上
    記開口内に第二金属層を形成することとを具える多層導
    電パターンの製造方法。
JP63139221A 1987-06-15 1988-06-06 多層導電パターンの製造方法 Pending JPS63318799A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/061,741 US4774127A (en) 1987-06-15 1987-06-15 Fabrication of a multilayer conductive pattern on a dielectric substrate
US61,741 1987-06-15

Publications (1)

Publication Number Publication Date
JPS63318799A true JPS63318799A (ja) 1988-12-27

Family

ID=22037830

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63139221A Pending JPS63318799A (ja) 1987-06-15 1988-06-06 多層導電パターンの製造方法

Country Status (3)

Country Link
US (1) US4774127A (ja)
EP (1) EP0295848A3 (ja)
JP (1) JPS63318799A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0746755B2 (ja) * 1990-11-15 1995-05-17 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 多層薄膜構造の製造方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4937707A (en) * 1988-05-26 1990-06-26 International Business Machines Corporation Flexible carrier for an electronic device
US4987100A (en) * 1988-05-26 1991-01-22 International Business Machines Corporation Flexible carrier for an electronic device
US5183973A (en) * 1989-08-14 1993-02-02 Santa Barbara Research Center Flexible cable for interconnecting electronic components
US5130229A (en) * 1990-04-26 1992-07-14 International Business Machines Corporation Multi layer thin film wiring process featuring self-alignment of vias
US5219669A (en) * 1990-04-26 1993-06-15 International Business Machines Corporation Layer thin film wiring process featuring self-alignment of vias
CA2074648C (en) * 1991-07-26 1999-02-23 Hisashi Ishida Polyimide multilayer wiring substrate and method for manufacturing the same
US5252382A (en) * 1991-09-03 1993-10-12 Cornell Research Foundation, Inc. Interconnect structures having patterned interfaces to minimize stress migration and related electromigration damages
JP2707903B2 (ja) * 1992-01-28 1998-02-04 日本電気株式会社 多層プリント配線板の製造方法
US5439731A (en) * 1994-03-11 1995-08-08 Cornell Research Goundation, Inc. Interconnect structures containing blocked segments to minimize stress migration and electromigration damage
US5745017A (en) * 1995-01-03 1998-04-28 Rf Prime Corporation Thick film construct for quadrature translation of RF signals
US5534830A (en) * 1995-01-03 1996-07-09 R F Prime Corporation Thick film balanced line structure, and microwave baluns, resonators, mixers, splitters, and filters constructed therefrom
US5812375A (en) * 1996-05-06 1998-09-22 Cummins Engine Company, Inc. Electronic assembly for selective heat sinking and two-sided component attachment
JP3760731B2 (ja) * 2000-07-11 2006-03-29 ソニーケミカル株式会社 バンプ付き配線回路基板及びその製造方法
TWI442526B (zh) * 2010-09-17 2014-06-21 Subtron Technology Co Ltd 導熱基板及其製作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61256794A (ja) * 1985-05-10 1986-11-14 株式会社小糸製作所 印刷配線板

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3936575A (en) * 1973-02-21 1976-02-03 Sumitomo Bakelite Company, Limited Flexible metal-clad laminates and method for manufacturing the same
JPS535920B2 (ja) * 1974-06-03 1978-03-02
US3955024A (en) * 1974-07-17 1976-05-04 Western Electric Company, Inc. Printed circuit board
US3934067A (en) * 1974-07-17 1976-01-20 Western Electric Company, Inc. Laminar structure having an impregnated fibrous web
US4420364A (en) * 1976-11-02 1983-12-13 Sharp Kabushiki Kaisha High-insulation multi-layer device formed on a metal substrate
US4201616A (en) * 1978-06-23 1980-05-06 International Business Machines Corporation Dimensionally stable laminated printed circuit cores or boards and method of fabricating same
US4480288A (en) * 1982-12-27 1984-10-30 International Business Machines Corporation Multi-layer flexible film module
JPS60113665U (ja) * 1984-01-05 1985-08-01 昭和電工株式会社 混成集積回路用基板
EP0167020B1 (de) * 1984-06-30 1988-11-23 Akzo Patente GmbH Flexible Polyimid-Mehrschichtlaminate
US4680220A (en) * 1985-02-26 1987-07-14 W. L. Gore & Associates, Inc. Dielectric materials

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61256794A (ja) * 1985-05-10 1986-11-14 株式会社小糸製作所 印刷配線板

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0746755B2 (ja) * 1990-11-15 1995-05-17 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 多層薄膜構造の製造方法

Also Published As

Publication number Publication date
EP0295848A2 (en) 1988-12-21
EP0295848A3 (en) 1989-09-27
US4774127A (en) 1988-09-27

Similar Documents

Publication Publication Date Title
JPS63318799A (ja) 多層導電パターンの製造方法
US4952420A (en) Vapor deposition patterning method
EP1592290A1 (en) Wired circuit board and production method thereof
JPH10502026A (ja) 導電性貫通孔の規則分布を有する金属化積層体
JPS62230091A (ja) 配線板の製造法
JPS61176194A (ja) プリント回路基板の製造方法
US4812213A (en) Process for the manufacture of multi-layer circuits with dynamic flexing regions and the flexible circuits made therefrom
JPH02504208A (ja) 動的屈曲領域を有する多層回路の製造方法及び該方法により製造されたフレキシブル回路
JPS59228789A (ja) 一導体層をもつプリント回路の作成方法
JP2571782B2 (ja) 配線板の製造方法
JPS59198792A (ja) 厚膜フアインパタ−ン回路の製造方法
JPH03108798A (ja) 多層配線基板およびその製造方法
JPS63303730A (ja) 金属薄膜蒸着ポリエ−テルイミドフィルム
JP2004281608A (ja) 回路基板の製造法
JP2536604B2 (ja) 銅・有機絶縁膜配線板の製造方法
JPS59228788A (ja) プリント配線板の製造方法
JPH0823166A (ja) 多層配線基板の製造方法
JPH03225894A (ja) プリント配線板の製造方法
JPH0357291A (ja) 可撓性回路基板の製造法
JPH02105596A (ja) 印刷配線板の製造方法
JP2024515251A (ja) 電子用途のための両面構造化導電層を有するシートを製造するための方法
JPS58121698A (ja) 多層配線基板
WO1988005990A1 (en) Cladding of substrates with thick metal circuit patterns
JPH0287589A (ja) 両面フレキシブルプリント回路基板の製造方法
JPH03253091A (ja) プリント配線板の製造方法