JPS63316525A - ユ−クリッド互除演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、リード・ソロモン符号の復号に適用できる
ユークリッド互除演算回路に関する。

〔発明の概要〕

この発明では、被除多項式と除多項式との次数差を示す
フラグＩＸを形成し、除算を行う毎にフラグＩＸＯ値を
１変化させるための加減算が有限体の元の乗算に変換さ
れ、被除多項式と除多項式の互いの最高次係数を乗算と
元の乗算とが時分割動作で処理され、被除多項式と除多
項式との次数差を示すフラグＩＸにより、演算の停止が
検出され、被除多項式のデータ系列と除多項式のデータ
系列とが他のフラグＣＲの制御により、入れ替えられる
ことにより、実時間処理が可能で、回路規模が小さく、
ＩＣ化に好適なユークリッド互除演算回路が実現される
。

〔従来の技術〕

リード・ソロモン符号（Ｒｅｅｄ　Ｓｏｌｏｍｌｏｎ　
Ｃｏｄｅ）の復号は、 ｉ）シンドロームの計算 ｉｉ）誤り位置多項式σ（Ｘ）、誤り評価多項式ω（×
）の導出 ｊｉ）誤り位置と誤り値の推定 ｉｖ）誤り訂正の実行 のステップでなされる。従来の方程式の根を利用した解
を用いる復号方法は、５誤り以上の多重誤りの訂正の場
合には、適用できない。この５娯り以上の訂正の場合に
は、ユークリッド互除法を用いたものが知られている。

即ち、ユークリッド互除法を使用して、誤り位置多項式
σ（χ）及び誤り評価多項式ω（ｘ）の産出がなされる
。

リード・ソロモン符号のｔ重誤り訂正用のパリティ検査
行列Ｈは、（ｔ：訂正可能数、ｎ：符号長）とすると、 上述のパリティ検査行列Ｈと受信信号の積から下記のよ
うに、シンドロームが発生され、また、シンドローム多
項式が定義される。

Ｓ、＝Σｒｔ　　α″′１　　　−Σｅｋ　　α”−”
ａＥ Ｓ＋　＝ｉ’ｌ”　ｃｔ””−”　　づｊ、ｅ　ｋａ　
２（ｋ　Ｉ　１ｓｊ−Σｒ　、　　α（Ｊ　’　＋　）
　（ニー１）−Σｅ、　α（ｊ＋＋１　（ｋ−１１ｓｔ Ｓ　２ｔ−１−、’Ｆ７　、ｒ　ｉ　（Ｘ　”　（ｉ−
”−Σｅ　、　αＺ　ｔ　Ｌｋ　−１１ｅｔ 上式で発生された値を係数とする次の多項式をシンドロ
ーム多項式と称する。

５（ｘ）＝３０＋Ｓ、Ｘ＋Ｓ、Ｘ”　＋　・・＋５２ｔ
−ＩＸ”−’誤り訂正のために種々の多項式があるが、
それらは次の関係式を満足する。

φ（ｘ）　　・ｘ”　＋σ（ｘ）　　・５（ｘ）　＝ω
（ｘ）但し、 １い ａｔ 上式の中で、実際の訂正をする場合に必要となるものは
、誤り位置多項式σ（ｘ）と誤り評価多項式ω（ｘ）の
二つである。

１式が常に成り立つとした場合、ｘ！ｔは当然分かるが
、受信信号から知ることが出来るのは、５（ｘ）のみで
ある。このｘｌとＳ　（ｘ）からユークリッド互除法に
より、σ（Ｘ）、ω（Ｘ）を求めることができる。ここ
で、良く知られたユークリッド互除法の例として、［与
えられた正の整数ｍとｎに対し、それの最大公約数ｄ及
び（ａｍ十ｂｎ＝ｄ）となる整数ａ、ｂを計算せよ」と
いう問題を解くのにユークリッド互除法が使用される。

整数に限らず、多項式の場合も同様である。即ち、（ｍ
−＋ｘｚｔ）（ｎ−＋５（ｘ））と対応させれば良い。

但し、上記の整数の問題は、互除法を最後まで実行して
最大公約数ｄを求めるわけであるが、誤り訂正を実行す
るために、σ（Ｘ）、ω（ｘ）を求める場合は、最後ま
で互除法を実行して最大公約数を求めるわけではない。

途中で次の条件が成立したら、互除法の実行を止める。

ｔ≧ｄｅｇ　ａ　（ｘ）　＞ｄｅｇ　ω（ｘ）（ｄｅｇ
は、多項式の次数を意味する。）ユークリッド互除法を
用いて、σ（Ｘ）、ω（ｘ）を求める具体例について４
サンプル誤り訂正符号の場合について説明する。受信信
号が第４図Ａに示すように、ｎシンボルの場合、誤り位
置多項式σ（ｘ）のＸとして代入される値は、第４図Ｂ
に示すように、受信信号の最後から、その最初に向かっ
て順に（１，α−１，α−２，・・・α−（１’−１１
・・・α−（ｎ−１１）となる。即ち、Ｐという番号は
、受信信号の最後から数えた番号である。

−例として、第５図Ａにおいて、斜線で示すように、受
信信号の最後を０番目とすると、１番目。

２番目、３番目、４番目の各々の位置で、誤りが発生し
、これらの誤りが第５図Ｂに示すように、（α４．α、
α７．α２）の誤りパターンである場合の訂正を考える
。この場合のシンドロームは、下記のものとなる。

６一 Ｓｏ−α４α十αα２＋α７α３＋α２α４−α５＋α
３＋α１０＋α−一αＢ ＳＩ“α４α２＋αα４＋α７α６＋α２α８−α６＋
α５＋αＩ３＋αｌ０＝Ｏ ３２−α４α３＋αα６＋α７α９＋α２α１２＝α７
＋α７＋α＋α′４−α７ Ｓ３−α４　α４　＋αα８　＋α７　α１ｔ＋α２　
α１６＝α８＋α９＋α４＋α３−α２ Ｓ４　＝ｃｘ’　ｃｘ’　＋ｔｘｃｘ１０＋ｃｔ７ｃｔ
”＋ａ”　ａｔ”＝α９＋α１＋α７＋α７＝α２ ｓｓ　　−ｏｔ’　　ｃｘ”　　＋ｏｔｃｘ”＋ｃｘ７
　ｃｔ”＋ａｚ　ａ”−αＩＯ＋α１３＋α１０＋α■
−α４Ｓ６−α４α７＋αα′４＋α７α１＋α２αｔ
８−αＩ　１　＋　１＋α１３＋１−α４Ｓフーα４　
α８＋αα′６＋α７α２４＋α２α３２＝α１２＋α
２＋α十α４＝α９ Ｓ　（ｘ）　　−α’　　Ｘ７　＋α’　　ｘ６　　＋
α’　　ｘｓ＋αｚ　　ｘａ　　＋α２　　ｘ３　　＋
α’ｌ　　ｘＺ　　＋α８上記のシンドローム多項式Ｓ
　（ｘ）とＸ２・４とを用い、σ（ｘ）及びω（ｘ）を
求める。但し、ユークリッド互除法の手続きは、 ｄｅｇ　　（Ｊ）　（ｘ）　＜ｄｅｇ　ａ　（ｘ）≦４
で終了する。

Ｂ（χ）≧（α−９Ｘ十α）Ｓ（ｘ）＋Ｒ１（χ）Ｂ（
に）−ｘａ Ｒ１（ｘ）＝ｘ’　＋ｏｔ’　ｘｓ＋ｃｘ”ｘ’　＋ｒ
ｘ”　ｘ″αＩＩｘｚ＋αＩ４Ｘ＋α９ Ｓ（ｘ）　−（ｃｒ９ｘ＋α”）　Ｒ１（ｘ）　＋Ｒ２
（ｘ）Ｒ２（ｘ）＝ｃｘ１４ｘｓ＋ｔｘ’　ｘ’　＋α
’　ｘ”十ａＩ３ｘｚ＋ａ”ｘ　＋ｏｔ’ Ｒ１（ｘ）　−（α−”　ｘ＋ｏｔ３）　Ｒ２（ｘ）　
４−Ｒ３（ｘ）Ｒ３（ｘ）　−ｒｘ”　ｘ’　＋ｃｘ１
０ｘ”　＋ｏｔ”ｘ”十α”ｘ＋１ Ｒ２（ｘ）＝　（α”ｘ＋ｃｒ−”）Ｒ３（ｘ）＋Ｒ４
（ｘ）Ｒ４（ｘ）＝ｔｒ’　ｘ３＋ａ’　ｘ”　＋ａ’
　ｘ＋ａ”上記の演算をまとめると、 Ｒ１＝Ｂ＋ＱＩＳ Ｒ２＝Ｓ＋Ｑ２Ｒ１＝Ｓ＋Ｑ２　（Ｂ＋ＱＩＳ）＝Ｑ２
Ｂ＋　（１＋Ｑ２Ｑ１）Ｓ Ｒ３＝Ｒ１＋Ｑ３Ｒ２＝Ｂ＋ＱＩＳ ＋Ｑ３　（Ｑ２Ｂ＋　（１＋Ｑ２Ｑ１）Ｓ）＝　　（１
＋Ｑ３Ｑ２）Ｂ＋　　（Ｑ１＋Ｑ３＋Ｑ３Ｑ２Ｑｌ）Ｓ
Ｒ４＝Ｒ２＋Ｑ４Ｒ３＝Ｑ２Ｂ＋　（１＋Ｑ２Ｑ１）Ｓ
十Ｑ４　（１＋Ｑ３Ｑ２）Ｂ ＋Ｑ４　　（Ｑ１＋Ｑ３＋Ｑ３Ｑ２Ｑ１）Ｓ、°、Ｒ４
−（Ｑ２＋Ｑ４＋Ｑ４Ｑ３Ｑ２）Ｂ＋　　（１＋Ｑ２Ｑ
１＋Ｑ４Ｑ１−）−Ｑ４Ｑ３＋Ｑ４Ｑ３Ｑ２Ｑ１）Ｓ この式において、Ｒ４がω（ｘ）と対応し、右辺の第１
項が誤り位置多項式φ（ｘ）と対応し、右辺の第２項が
誤り評価多項式ω（ｘ）と対応している。

ここで、 Ｑ　　１　＝ａ−９ｘ＋ａ、　　　　　Ｑ２＝ｒｘ’　
　　ｘ＋ｒｘ’重。

Ｑ３−ａ−”　　＋ａ”　、Ｑ４＝ａ”ｘ＋ａ−”従っ
て、 σ（ｘ）　−α”ｘ’　＋ａ”　ｘ３＋ｃｘ’　ｘ”　
＋ｃｘｘ＋ｏｒ”Ｇ）（Ｘ）＝α９　ｘ３＋α４　ｘｔ
＋α９Ｘ＋α１１ｄｅｇ　σ（ｘ）　−４，ｄｅｇ　／
Ｊ）（Ｘ）　＝３σ（Ｘ）を微分してなるσ′（×）は
、σ’（ｘ）＝α６ｘ２＋α ＝８− となる。これらの誤り位置多項式及び誤り評価多項式を
用いて、エラー位置及びエラーパターンを求める。

〔Ｘ−α−１〕のエラー σ（α−１）＝α９＋α３＋α７＋１＋α３−０従って
、エラー位置が分かる。

σ′（α−′）−α４＋α＝１ ω（α伺）−α６＋α２＋α８＋α目−α４、°、エラ
ーパターンｅ〜１＝ω（α−１）／σ′（α伺）＝α４ 〔Ｘ−α４〕のエラー σ（α−２）＝α５＋１＋α５＋α′４＋α３−０従っ
て、エラー位置であることが分る。

σ′（α−２）＝α２＋α＝α５ ω（α−２）−αＪ＋１＋αフ＋α目−αも、°、エラ
ーパターンｅ−ｚ−ω（α−２）／σ′（α−２）＝　
α 〔Ｘ−α−３〕のエラー σ（α−３）−α＋α−３＋α３＋α−２＋α３−０従
って、エラー位置であることが分る。

σ′（α−３）−１＋α＝α４ ω（α弓）＝−１＋α−２＋α６＋α■−α目、°、エ
ラーパターンｅ−３５ω（α−３／σ′（α−ｉ）；α
７ ［ｘ＝α−４〕のエラー σ（α−４）＝α−３＋α−６＋α＋α−３＋α３＝。

従って、エラー位置であることが分る。

σ′（α−４）＝α−２＋α−α１ｔ ω（α−４）＝α−３＋α−４＋α５＋α目＝αＩ４、
°、エラーパターンｅ、−ω（α−４）／σ′（α−４
）−α２ 上述のように、σ（ｘ）及びω（ｘ）により求められた
エラー位置、エラーパターンが最初に設定しておいたも
のと同一であることが分かる。

以上説明したようなユークリッド互除法を用いたリード
・ソロモン符号の復号装置をハードウェア化する場合、
問題となるのは、被除多項式の最高次係数にあわせるよ
うに、α−９などという逆数を計算することである。即
ち、二つの多項式Ｂ（×）とＳ　（ｘ）の最高次数の係
数をす、　Ｓとすると、まず、（ｂｘｓ−’）を計算す
る必要がある。このためには、Ｓの逆数を求めるＲＯＭ
或いはＲＯＭに相当する回路が必要となり、ハードウェ
ア量がかなり増大する要因となる。

そこで、例えばＩ’ＩＥＥＥ　ＴＲＡＮＳＡＣＴＩＯＮ
Ｓ　ＯＮ　ＣＯＭＰ−ＩＪＴＥＲ３，ＶＯＬ、ｃ−３４
，ＮＯ，５，ＭＡＹ　１９８５　　：頁３９３〜４０３
」には、逆数演算を使用しないユークリッド互除法が提
案されている。この方法について、前出の４誤り訂正の
例と同様の例を用いて説明する。

Ｂ（ｘ）−ｘ” ５（ｘ）　＝ｃｒ’　ｘ’　＋ｒｒ’　ｘ６＋ｔｒ’　
ｘ’　＋ｔｒ”　ｘ’α２　ｘ１＋α？　Ｘ２＋α８ 計算は、互いの最高次係数を乗算しあいながら、順次次
数を減らす方式である。

ｒ　１　（ｘ） ８７６５４３２１０　　次数 α９ 十α９α４α４α２α２α７０　α８ ０　α４α４α２α２α″０　α８０ ｄｅｇ　　ｒ　１　（ｘ）　　＝１ ｒ　１（ｘ）＝α’　　ｘ’　　＋ｔｘ’　　ｘ６　＋
ｔｘ２　ｘＳαＺ　ｘ４＋α７ｘ３＋αａ　ｘ ｒ　１　（Ｘ）の最高次係数が７であるので、更に５（
ｘ）で割ることができる。

■ Ｒ１（ｘ） ０　α３α７α　α■α■α２αＩ２ ｄｅｇ　Ｒ１（ｘ）　＝６ Ｒ１（ｘ）＝ｃｒ３ｘ６＋ａ７ｘ’　＋ｔｘｘ’α１１
Ｘ３＋α目Ｘ２＋α２Ｘ＋αＩ２ｄｅｇ　Ｒ１（ｘ）　
＜ｄｅｇ　Ｓ　（ｘ）であるので、更に５（Ｘ）をＲ１
（ｘ）で割る。

■と■をまとめると、 α’　Ｂ＝ｘＳ＋ｒ　１ ａ９ｒ　１＝ａ’　Ｓ＋Ｒ１ 上式からｒｌを消去すると、 −１２＝ （α９　）２　Ｂ−（α９　Ｘ＋α’）Ｓ＋Ｒ１となる
。そこで、σ（×）とω（×）の候補が形成されていく
過去をみると、 ａ’　Ｂ＋ｘＳ＝ｒ　１ （α９　）　Ｚ　Ｂ　＋（α９Ｘ＋α４）Ｓ−凡工この
下線を付した項がσ（に）及びω（ｘ）になる部分であ
る。従って、■のステップ迄では（α９Ｘ十α４）の次
数がまだ１次であり、Ｒ１の次数がまだ６次である。本
当は、各々が４次及び３次になるまで演算を行う必要が
ある。従って、以下、この手順を進める。

血 ｒ　２　（ｘ） ０　αＩ４α６００　α１４α６α目 ｄｅｇ　ｒ　２（ｘ）　＝６ ｒ　２（ｘ）　−ａＩ４ｘｂ＋ｔｘ６　ｘＳ＋ｃｘ”ｘ
”＋α６ｘ＋α目 ｒ　２　（ｘ）の最高次係数が６であるので、更にｒ２
は、Ｒｉで割ることができる。

Ｒ２（ｘ） ０　α５１　α１０α４α３α１゜ ｄｅｇＲ２（ｘ）　＝　５ Ｒ２（ｘ）　＝ｔｘ’　ｘ５＋ｘ’　＋ｃｔＩ０ｘ”α
４　　ＸＺ　＋α３ｘ＋ａ” （ｄｅｇ　Ｒ２＜ｄｅｇ　Ｒ１）となったので、次にＲ
１をＲ２で割ってゆく。

ｒ　３　（ｘ） ０α１０１α１４α１皿α５α２ ｄｅｇ　ｒ　３（ｘ）　＝５ −１　ζ　− ｒ　３（ｘ）　＝ｔｘＩ０ｘ’　＋ｘ’　＋ｃｔ１４ｘ
”ｅｘ”ｘ”　　＋ａ５　ｘ　　　＋ｏｔ２Ｒ３（に） ０　１　　α８　α７　α９　α′３ ｄｅｇ　　Ｒ３（ｘ）　　＝４ Ｒ３（ｘ）＝ｘ’　＋α８ｘ’　十ａ７ｘ２ａ９ｘ＋ｔ
ｘ”ｒ　４　（Ｘ） ０　　α６　α３　α９０　　α１０ ｄｅｇ　ｒ　４（ｘ）　　＝４ ｒ　４（ｘ）　＝ｃｘ”　ｘ’十α３Ｘ３＋α９　ｘＺ
＋α１０Ｒ４（ｘ） Ｑ　　　ｌ　　　ａ　Ｉ　（ｌ　ｌ　　　ａ　Ｚｄｅｇ
　　Ｒ４（ｘ）　　−３ Ｒ４（ｘ）＝ｘ３＋ａＩ０ｘ”　＋ｘ＋ｃｘ”ここで、
ω（Ｘ）の候補であるＲ　４　（ｘ）が３次式となった
ので、以上の手続きを中止する。そして、改めて、演算
の結果をまとめると以下の通りとなる。

ｒｘ９Ｂ＝ｌ　ｘＳ＋ｒ　１−＋α９Ｂ＋ｘＳ＝ｒ　１
α９　ｒ　Ｌ＝α’　Ｓ＋Ｒ１−＋ ｏｒ”　Ｂ＋（α９ｘ＋ｃｒ’　）　Ｓ＝Ｒ１α３Ｓ＝
α９ｘＲ１＋ｒ２→ α”ｘＢ＋　（α３ｘ”　＋ｒｘ”ｘ＋ｔｒ３）Ｓ＝ｒ
２α３ｒ２−α′４Ｒ１＋Ｒ２−＋ （ｘ＋ｃｘ２）Ｂ＋　（α’　ｘ２＋ｒｘ’°ｘ＋ｃｒ
”　）　Ｓ　＝Ｒ２ｃｘ’　Ｒ１＝α″ｘＲ２＋ｒ３−
＋ （α’　ｘ”　＋ｔｘ’　ｘ＋ｒｘｌｌ）Ｂ＋（α９ｘ
３＋αＩ３ｘ”　＋ａ”ｘ＋ａ’　）Ｓ−ｒ　３＝　１
６− αツ’ｒ３＝α”Ｒ２＋Ｒ３→ （ｃｒ”　ｘ”　＋α）Ｂ＋（α”Ｘ３＋α９ｘ”　十
αＸ＋αＳ　　）　　５＝Ｒ３ １・　Ｒ２−α５　ｘＲ３＋ｒ４−＋ （ａ”ｘ３＋ａＩ３ｘ十α”　）Ｂ＋　（α’　ｘ’　
＋α”ｘ３　＋ａ”　　）Ｓ＝ｒ　４ １　　・　ｒ　４＝α’　　Ｒ３＋Ｒ４→（α”Ｘ３＋
α”ｘ”−ｆ−αＩ″ｘ＋α１２）Ｂ＋（α’ｘ’　十
α”ｘ”　＋ｘ２＋ｃｘ７ｘ＋ａ’　）Ｓ＝Ｒ４このＲ
４が求まった段階ではじめて ｄｅｇ　Ｒ４＜ｄｅｇ　　（α’　ｘ’　＋ａ”ｘ”　
十ｘ２＋α７Ｘ＋α９）≦ｔ　（＝４） の関係が成り立ったので、この手続きを中止する。

従って、 σ（χ）−α４　Ｘ４＋α”ｘ”　＋ｘ”＋α７Ｘ十α
９ω（Ｘ）　＝Ｒ４（ｘ）　＝ｘ’　−１−α”ｘ”　
＋ｘ十α２となる。これらの式をα９倍すると、前述の
α−９を使用して求めたσ（ｘ）及びω（ｘ）と同一と
なる。

即ち、誤り位置を求めることは当然として、誤りパター
ンを求める式も、分子及び分母の両者をα９倍＝１８− しても、誤りパターン自体は、何ら変化せず、正しい答
えが得られる。結局、互いの最高次数係数を乗算しなが
ら、１次づつ除算しても良い。

前述の■〜■の順序でなされる処理を回路化する場合に
考えられる構成は、第１４図に示すものである。

第１４図において、２Ａ〜２Ｈは、演算部を示し、これ
らの８個の演算部２Ａ〜２Ｈは、縦続接続されている。

各演算部は、基本的には、積和演算回路の構成を有して
おり、互いに同一の構成である。即ち、第１の入力信号
が供給される乗算回路１３と乗算回路１３に接続された
レジスタ１４と第２の入力信号が供給される乗算回路１
７と乗算回路１７と接続されたレジスタ１６と第２の入
力信号を１クロツク遅延して出力するレジスタ１８と乗
算回路１３の出力信号と乗算回路１７の出力信号とを加
算する加算回路１５とにより、第１の入力信号及び第２
の入力信号に対する積和回路が構成され、第３の入力信
号が供給される乗算回路２３と乗算回路２３に接続され
たレジスタ２４と第４の入力信号が供給される乗算−１
０＝ 回路２７と乗算回路２７と接続されたレジスタ２６と第
４の入力信号を１クロツク遅延して出力するレジスタ２
日と乗算回路２３の出力信号と乗算回路２７の出力信号
とを加算する加算回路２５とにより、第３の入力信号及
び第４の入力信号に対する積和回路が構成される。

この第１４図における回路において、１クロツクデータ
を進めることは、その多項式にＸを乗算することであり
、また、１クロツクデータを遅らせることは、その多項
式にｘ　−＋を乗算して次数を１次下げることである。

第１４図Ａは、上述の■のステップの処理を行う時の演
算部の入力及び出力を示す。第１４図Ｂは、上述の■の
ステップの処理を行う時の演算部の入力及び出力を示す
。第１４図Ｃは、上述の■のステップの処理を行う時の
演算部の入力及び出力を示す。

第１４図りは、上述の■のステップの処理を行う時の演
算部の入力及び出力を示す。第１４図Ｅは、上述の■の
ステップの処理を行う時の演算部の入力及び出力を示す
。第１４図Ｆは、上述の■のステップの処理を行う時の
演算部の入力及び出力を示す。第１４図Ｇは、上述の■
のステップの処理を行う時の演算部の入力及び出力を示
す。第１４図Ｈは、上述の■のステップの処理を行う時
の演算部の人力及び出力を示す。

上述のように、誤り位置多項式σ（ｘ）及び誤り評価多
項式ω（ｘ）を自動的に求める処理は、ｆ　（ｘ）　　
・Ｂ（ｘ）　十ｇ（ｘ）　　・５（ｘ）　−ｈ（ｘ）ｄ
ｅｇ　ｈ　（ｘ）　＜ｄｅｇ　ｇ　（ｘ）≦ｔを満足す
る多項式ｇ　（ｘ）及びｈ　（ｘ）を求めることに他な
らない。別の表現では、多項式Ｂ、Ａを用いて、 ｆ＋　　（ｘ）　　Ｂ＋ｇ＋　　（ｘ）　　Ａ＝ｈ＋　
　（ｘ）（ｉは、演算手順の番号） という関係を満足する多項式ｆ　＋　（ｘ）　、　　ｇ
Ｌ（ｘ）を常に出力する回路である。

そして、 ｄｅｇｇ＋　≦ｄｅｇｇｔ≦ｄｅｇｇｓ≦ｄｅｇｇ、・
・・ｄｅｇｈ、≦ｄｅｇｈ２≦ｄｅｇｈ３≦ｄｅｇｈ、
・・・となるので、何回かの手続きの後に、 −　　ｔ　ＩＪ− ｄｅｇ　　ｈｌ　　＜ｄｅｇ　　ｇ　　ｉ　≦ｔという
関係式を満足する時点がくることになる。

〔発明が解決しようとする問題点〕

以上のように、誤り位置多項式σ（ｘ）及び誤り評価多
項式ω（ｘ）を求める構成が考えられる。しかし、第１
４図の構成は、演算部のみの構成であって、第１の入力
信号と第２の入力信号の入れ替え（除多項式と被除多項
式との交換）の制御並びに次数差の関係が（ｄｅｇ　（
＋３　（ｘ）　＜ｄｅｇ　ｔｒ　（ｘ）　）になること
の検出については、明らかにされてない。

従って、この発明の目的は、演算部を縦続接続して、実
時間処理により、誤り位置多項式σ（×）及び誤り評価
多項式ω（ｘ）を求めることを実現するための制御方法
が改良されたユークリッド互除演算回路を提供するもの
である。

〔問題点を解決するための手段〕

この発明では、被除多項式と除多項式との次数差を示す
フラグＩＸを形成し、除算を行う毎にフラグＩＸの値を
１変化させるための加減算が有限体の元の乗算に変換さ
れ、被除多項式と除多項式の互いの最高次係数を乗算と
元の乗算とが時分割動作で処理され、被除多項式と除多
項式との次数差を示すフラグＩＸにより、演算の停止が
検出され、被除多項式のデータ系列と除多項式のデータ
系列とが他のフラグＣＲの制御により、入れ替えられる
。

〔作用〕

互除演算は、（ｄｅｇ　ω（ｘ）　＜ｄｅｇ　ａ　（ｘ
）　）の条件が成立する時に停止される。このために、
次数差を示すフラグＩＸが制御用に必要となる。しかし
、このフラグＩＸのビット数が数ビットになるため、実
時間処理のために、基本構成を多段接続した時には次段
に数ビットのフラグＩＸの伝送が必要となる。

このことは、ＩＣ化する場合に、ＩＣのピン数の増加を
もたらし、不都合が生じる。

この発明では、データ系列にフラグ１ｘが時分割多重さ
れているので、ピン数の増加が防止される。

また、互除演算を行う毎に、フラグＩＸを加減算するた
めに、加算回路が必要となる。この発明では、フラグＩ
Ｘの加減算が有限体の元の乗算に変換されており、多項
式の互除演算のための乗算回路を時分割動作させること
で、加算回路を省略できる。

〔実施例〕

以下、この発明の一実施例について図面を参照して説明
する。この説明は、下記の順序に従ってなされる。

ａ、基本的構成（制御部及び演算部） ｂ、　　４誤り訂正符号の例 ｃ、　　５誤り訂正符号の一例 ｄ、５誤り訂正符号の他の例 ｅ、互除演算の具体的回路 ａ、基本的構成（制御部及び演算部） 第１図は、この発明の一実施例の基本的構成を示す。を
誤り訂正符号の場合には、この第１図に示す基本的構成
が所定個数、縦続接続される。

第１図に示すように、４本のデータ伝送ラインと２本の
フラグ伝送ラインとが設けられる。第１のデータライン
には、Ｐ系列のデータが供給され、第２のデータライン
には、Ｑ系列のデータが供給され、第３のデータライン
には、Ｒ系列のデータが供給され、第４のデータライン
には、Ｓ系列のデータが供給される。ＣＲ及びＩＸが制
御用のフラグであり、フラグ伝送ラインに各々供給され
る。

基本的構成は、データ制御部１と演算部２とからなる。

データ制御部１には、クロス制御回路３が設けられ、第
１のデータラインと第２のデータラインとをクロスさせ
るかどうかの制御並びに第３のデータラインと第４のデ
ータラインとをクロスさせるかどをかの制御がクロス制
御回路３によりなされる。フラグ伝送ラインと第２のデ
ータ伝送ラインと第４のデータ伝送ラインとの入力側に
は、レジスタ４，５，６．７が各々接続されている。フ
ラグの処理を行うために、ＯＲゲート８及びＡＮＤゲー
ト９とをデータ制御部１が有している。

一２５＝ 演算部２には、フラグＩＸの処理のための加算回路１１
とレジスタ１２とデータに対する積和演算回路とが設け
られている。Ｐ系列及びＱ系列に対する積和演算回路は
、乗算回路１３とレジスタ１４と加算回路１５とレジス
タ１６と乗算回路１７とにより構成されている。同様に
、Ｒ系列及びＳ系列に対する積和演算回路は、乗算回路
２３とレジスタ２４と加算回路２５とレジスタ２６と乗
算回路２７とにより構成されている。

Ｐ系列及びＱ系列に対する積和演算回路のみを抜き出す
と第２図に示す構成となる。Ｐ系列として、多項式Ｆ（
に）（最高次係数：ｆ）が供給され、Ｑ系列として多項
式ｘ”Ｇ（ｘ）（最高次係数：ｇ）が供給され、Ｐ系列
の出力として、Ｒ（ｘ）　−ｇ−Ｆ（ｘ）　十ｆ−ｘ”
　−Ｇ（ｘ）が得られる。演算部が正規演算をするため
の条件は、レジスタ１４及び１６に各々これらの最高次
係数ｆ及びｇが同時にロードできることである。

このことは、（ｄｅｇ　Ｆ（ｘ）　−ｄｅｇ　ｘ’　Ｇ
（ｘ）　）ということと等価である。また、（ｇ≠０）
である。

２６一 第２回に示すように、（ｄｅｇ　Ｆ　（ｘ）　＞ｄｅｇ
　Ｇ　（×））で、ｎ次の次数差がある二つの多項式を
、各々被除多項式及び除多項式とする場合、出力の多項
式Ｒ（ｘ）は、多項式Ｆ　（ｘ）より少なくとも次数が
１次減少している。従って、Ｆ　（ｘ）をＧ　（Ｘ）で
割れるところまで割るには、（ｎ＋１）個の演算部を使
えば良い。そして、次の新たな互除演算を続けるには、
最終段出力Ｐ４のＲ（ｘ）とＱ４の出力Ｇ　（ｘ）の各
々が次段のＱ系列及びＰ系列に入力されるように、クロ
スさせれば良い。

データ制御部１の役目は、次の二つである。

第１には、二つの系列の多項式を何時クロスさせ、除多
項式と被除多項式を交換させるかの制御を行う。

第２には、（ｄｅｇ　ω（ｘ）　＜ｄｅｇ　ａ　（ｘ）
　）の演算停止条件が成立したことを検出する。

この発明では、第１の制御を行う場合、多項式の係数を
全て格納できるようなバッファメモリを持たずに、実時
間処理を行う。この実時間処理を可能とするために、フ
ラグＩＸ及びＣＲが用いられる。

フラグＩＸは、実際に除算演算を始める前の二つの多項
式の次数差を示す。ガロア体ＧＦ　（２’）では、一般
に８ビツト必要である。

フラグＣＲは、条件が整えば、何時でも、Ｐ系列とＱ系
列並びにＲ系列とＳ系列とをクロスしなさいということ
を示すフラグである。フラグＣＲがハイレベルの時がク
ロスしなさいを意味し、フラグＣＲがローレベルの時が
クロスしなくても良いを意味する。

フラグＣＲに関して、「条件が整えば」という事は、Ｐ
系列とＱ系列の入力多項式の最高次数係数がレジスタ１
４及び１６に同時にロードできるとういう条件である。

また、（ＩＸ−−１）となることば、除多項式（Ｑ４の
出力）の次数が互除演算の結果である余り多項式（Ｐ４
出力）の次数よりも、１次大きいことを意味する。この
場合には、Ｐ系列とＱ系列とを交換して、新しい除多項
式で互除演算を続けなければならない事を示している。

ここで、直ぐにＰ系列とＱ系列とを交換して、演算に入
るべきかどうかの判定をすることにより、次段に伝達す
るＣＲ４を（Ｌ−＋Ｈ）にすべきか、又はＩ、のままで
良いかが違ってくる。このように、フラグＣＲとＴＸと
は、常に、ペアとして考えるべき信号である。フラグＩ
Ｘ及びＣＲの制御方法は、複雑であるので、第３図のフ
ローチャートに示す。

第３図の各ステップは、以下のものである。

ステップ■・・・初期条件の設定である。即ち、（ＣＲ
＝Ｈ：ハイレベル）（ＩＸ＝１）とフラグが設定される
。データは、Ｐ系列として、Ｓ　（ｘ）が供給され、Ｑ
系列として、ｘ！ｔが供給され、Ｒ系列として、■が供
給され、Ｓ系列として、０が供給される。

ステップ■・・Ｑ系列及びＳ系列の各々に１段の遅延を
入れる。

ステップ■・・・　（ＣＲ＝Ｈ？）の判断。

ステップ■・・・　（ＩＸ＝−１？）の判断。即ち、被
除多項式の次数より、除多項式の次数が大きいかどうか
の判断。） ステップ■■・・・最高次数が同時に入力されたかどう
かの判断。

ステップ■■・・・系列をクロスさせる処理。

ステップ■■＠・・互除演算の処理。互除演算がされる
と、フラグＩＸが（＋１）又は（−１）される。

ステップ［株］・・・互除演算がされず、フラグＩＸが
（＋３）され、フラグＣＲがＨとされる。

ステップ＠・・・互除演算がされず、フラグＩＸが（＋
１）される。

ステップ＠・・・（ｄｅｇ　ω（ｘ）　＜ｄｅｇ　σ（
ｘ）　）の条件が成立したかどうかの判断。この条件が
成立すると、演算が停止される。

ｂ、　　４誤り訂正符号の例 この発明を４誤りの訂正に適用した例について説明する
。第４図Ａに示すように、ｎ個のシンボルからなる受信
系列の場合、誤り位置多項式σ（Ｘ）或いは誤り評価多
項式ω（ｘ）のＸとして代入する値は、第４図Ｂに示す
ように、受信系列の最後から順に、（１，α−１，α−
２，・・・α−３′−０・・・α−（ｎ−１））とされ
る。

第５図Ａにおいて、斜線で示す４個の誤りが生じており
、第５図Ｂに示す誤りパターンの場合を考える。シンド
ロームの発生が完了し、シンドローム多項式Ｓ　（ｘ）
が求められ、このシンドローム多項式Ｓ　（ｘ）が入力
されることから、処理が始められる。

まず、ステップ■の初期設定がなされる。次に、ステッ
プ■の段階で、Ｑ系列即ち、Ｂ　（ｘ）のデータ系列に
１クロツクの遅延が入れられるので、Ｐ系列及びＱ系列
の最高次係数１とα９とが同位相となる。

ステップ■では、（ＣＲ＝Ｈ）であるから、ステップ■
へ移行し、更に、同時入力するから、ステップ■へ移行
する。ステップ■により、クロスさせられる処理がなさ
れ、第８図Ａに示す演算部２ＡのＰ系列及びＱ系列とし
て、Ｂ　（ｘ）及び５（Ｘ）が各々入力される。また、
ステップ■で、データ系列がクロスされたので、（ＣＲ
１＝Ｈ）から（ＣＲ４＝Ｌ）に変える。また、演算部２
Ａ−３１＝ では、互除演算が実際に実行され、出力系列Ｐ４として
は、入力多項式Ｐ３（８次）より、次数が１減少した多
項式が出力される。従って、Ｐ系列とＱ系列との相対的
次数差を示すフラグＩＸを１減少させたものが新たなＩ
Ｘ　（ＩＸ４）とする操作がされる。

上述のように、第８図Ａの処理では、第３図に示すフロ
ーチャートに従って、（■→■→■→■→■→■→＠）
）のステップの処理がされる。この処理は、演算停止の
条件が満足される迄、繰り返される。

第８図Ｂは、２段目の処理を示している。この２段目で
は、（■→■→■→■→０）の処理がされる。

第８図Ｃは、３段目の処理を示している。この３段目で
は、（■→■→■→■→■→■→０）の処理がされる。

第８図りは、４段目の処理を示している。この４段目で
は、（■→■→■→■→０）の処理がされる。

第８図Ｅは、５段目の処理を示している。この５段目で
は、（■→■→■→■→■→■→［相］）の処理がされ
る。

第８図Ｆは、６段目の処理を示している。この６段目で
は、（■→■→■→■→０）の処理がされる。

第８図Ｇは、７段目の処理を示している。この７段目で
は、（■→■→■→■→■→■→０）の処理がされる。

第８図Ｈは、８段目の処理を示している。この８段目で
は、（■→■→■→■→０）の処理がされる。この段階
で、ステップ［相］の条件が成立するので、演算の停止
のステップ■に移行し、処理が終了する。

０．５誤り訂正符号の一例 第６図Ａにおいて斜線で示すように、５個のシンボルの
誤りが存在し、シンドローム多項式の上位の３個の係数
が０となる場合について説明する。

上位の３個の係数がＯとなるのは、第６図Ｂに示すよう
に、α７．α、α２．■、α２の誤りパターンの場合で
ある。シンドローム多項式Ｓ　（ｘ）の係数は、下記の
ものとなる。

Ｓｏ−α３．Ｓ、−α２．Ｓ２−α１゜Ｓ３　＝ｏｔ”
、５４−ａ、Ｓ５−ｃｔ”、Ｓ、＝ＩＳ？　、ＳＲ，５
９−０ 上述の例に対して、この発明を適用した時の制御部１及
び演算部２の動作は、第９図に示すものとなる。第８図
と同様に、第９図Ａから順に第９図Ｂ、第９図Ｃ１・・
・と処理が進められる。

第９図Ａの処理では、第３図に示すフローチャートに従
って、（■→■→■→■→＠→［相］）のステップの処
理がされる。

第９図Ｂは、２段目の処理を示している。この２段目で
は、（■→■→■→＠→０）の処理がされる。

第９図Ｃは、３段目の処理を示している。この３段目で
は、（■→■→■→＠→０）の処理がされる。

第９図りは、４段目の処理を示している。この４段目で
は、（■→■→■→■→■→［相］）の処理がされる。

第９図Ｅは、５段目の処理を示している。この５段目で
は、（■→■→■→■→０）の処理がされる。

第９図Ｆは、６段目の処理を示している。この６段目で
は、（■→■→■→■→［相］）の処理がされる。

第９図Ｇは、７段目の処理を示している。この７段目で
は、（■→■→■→■→０）の処理がされる。

第９図Ｈは、８段目の処理を示している。この８段目で
は、（■→■→■→■→０）の処理がされる。

第９図１は、９段目の処理を示している。この８段目で
は、（■→■→■→■→■→■→０）の処理がされる。

第９図Ｊは、１０段目の処理を示している。この１０段
目では、（■→■→■→■→０）の処理がされる。この
段階で、ステップ［相］の条件が成立するので、演算の
停止のステップ［相］に移行し、処理が終了する。

上述の上位の３係数が全てＯとなる例は、前述の３誤り
訂正符号の例とは異なっている。即ち、上位の３係数が
全てＯであるため、（Ｂ（ｘ）＝ｘ１０）の系列を１ク
ロツク遅延させただけでは、Ｐ系列及びＱ系列の最高次
係数を同一タイミングで、レジスタにロードできない。

シンドローム多項式Ｓ　（ｘ）が６次であるため、Ｂ　
（ｘ）を４段遅延する必要がある。この遅延処理を行っ
ているのが、データ制御部ＩＡ、ＩＢ、ＩＣ，ＩＤであ
る。この時の処理は、第３図のフローチャートにおける
ステップ■、■、■の処理であり、この遅延処理を３回
繰り返し、４回目でデータをクロスさせて互除演算がな
される。このクロスがされる迄、フラグＣＲは、Ｈであ
る。また、二つの多項式の相対次数差が４まで増加する
。また、演算がされない（ＮＯ０ＰＥＲＡＴＩＯＮ　）
とは、レジスタ１４，１６゜２４．２６には、１．０が
各々ロードされる。更に、４段目のデータ制御部ＩＤで
実際の演算が開始されてから、（ＩＸ＝−１）となる８
段目までは、データラインがクロスされない。

ｄ、５誤り訂正符号の他の例 第７図Ａにおいて斜線で示すように、３個のシンボルの
誤りが存在し、シンドローム多項式の上位の第２番目及
び第３番目の２個の係数が０となる場合について説明す
る。上位の２個の係数がＯとなるのは、第７図Ｂに示す
ように、α５，１゜α３の誤りパターンの場合である。

シンドローム多項式Ｓ　（ｘ）の係数は、下記のものと
なる。

Ｓ、　　　＝ａ、　　　Ｓ、　　　＝ａ”、　　　Ｓ、
　　　−ｔｘ”　　、　　　Ｓ、　　　＝ｔｘ　７Ｓ４
＝α′３．　ｓ、−α７．Ｓ６−αＩ４Ｓ７　、Ｓｓ　
＝Ｏ，Ｓ９　＝α２ 上述の例に対して、この発明を適用した時の制御部１及
び演算部２の動作は、第１０図に示すものとなる。第８
図及び第９図と同様に、第１０図Ａから順に第１０図Ｂ
１第１０図０１　・・・と処理が進められる。

第１０図Ａの処理では、第３図に示すフローチャートに
従って、（■→■→■→■→■→＠→０）のステップの
処理がされる。

第１０図Ｂは、２段目の処理を示している。この２段目
では、（■→■→■→■→０）の処理がされる。

第１０図Ｃは、３段目の処理を示している。この３段目
では、（■→■→■→■→［相］→０）の処理がされる
。

第１０図りは、４段目の処理を示している。この４段目
では、（■→■→■→■→■→０）の処理がされる。

第１０図Ｅは、５段目の処理を示している。この５段目
では、（■→■→■→■→０）の処理がされる。

第１０図Ｆは、６段目の処理を示している。この６段目
では、（■→■→■→■→０）の処理がされる。この段
階で、ステップ［相］の条件が成立するので、演算の停
止のステップ■に移行し、処理が終了する。

上述の例で、注意する点は、第１０図Ｃの３段目のデー
タ制御部ＩＣの動作である。（ＩＸ−一１）であるから
、データ制御部ＩＣのクロス制御は、ＯＲゲート８への
信号をＨとする。これは、（ＣＲ１＝Ｌ）であっても、
この段以降、どこかでデータラインをクロスさせる必要
があることを意味する。そこで、データ制御部ＩＣの中
でクロス可能かどうかを検出する。このために、Ｑ系列
に１クロツクの遅延を入れた多項式系列とＰ系列の多項
式系列とを比較して、最高次係数が同時にレジスタにロ
ードされるかどうかを判断する。この例では、Ｑ系列の
最高次次数がα２の時、Ｐ系列は、まだ０である。従っ
て、このデータ制御部ＩＣでは、クロスできないことに
なるから、ＡＮＤゲート９に対する信号をＨとして、フ
ラグ（ＣＲ４＝Ｈ）として、次段以降でクロスさせるよ
うに、フラグを伝達している。また、この時には、演算
処理をしないように、レジスタ１４．２４の内容が１と
され、レジスタ１６．２６の内容が０とされる。

更に、この３段目の演算部２Ｃでは、フラグＩＸに（＋
３）の処理がなされている。（ＩＸ−１）の時にクロス
を行った時には、通常ＩＸに（＋１）の処理を行えば良
い。また、同時に、最高次係数がロード出来なくて、演
算部を非動作とする時にも、ＩＸに１を加えた。上述の
例の３段目の演算部２Ｃでは、上記の二つのことが同時
に起きているので、ＩＸに対して２を加えれば良いと考
えられるが、実際には、３を加える必要がある。

ｅ、互除演算の具体的回路 第１図に示す基本的構成は、第１１図に示す回路により
具体化できる。第１１図において、Ｆ○○の符号は、Ｄ
型フリップフロップを示し、ＪＱ○は、ＪＫ型ラフリッ
プフロップ示し、Ｔ１〜Ｔ４がクロックイネーブルＤ型
フリップフロップを示す。第１図の基本的構成との対応
関係は、ＯＲゲート８がＯＲ７と対応し、ＡＮＤゲート
９がＡＮＤ７と対応する。また、乗算回路１３．１７が
ＭＵＬＩ、ＭＵＬ２と対応し、加算回路１５がＡＤＤｌ
と対応し、レジスタ１４及び１６がＴ１及びＴ２と対応
する。同様に、乗算回路２３．２７がＭＵＬ３．ＭＵＬ
４と対応し、加算回路２５がＡＤＤ２と対応し、レジス
タ２４及び２６がＴ３及びＴ４と対応する。更に、フラ
グＣＲは、第１１図においては、ＣＲＯ３Ｓと表されて
いる。

第１１図の回路構成の特徴的な点は、フラグＩＸの取り
扱いである。上述の説明では、フラグｌＸは、独立に段
間で受は渡ししていた。しかしながら、フラグＩＸは、
通常でも、５ビット程度を必要とし、符号の最大能力を
持たせる時には、８ビツト必要となる。このため、各段
の構成をＩＣ化した時に、入力及び出力で１６本のピン
が必要となる。このことは、ＩＣ化にとって、コストの
上昇をもたらし、不利である。また、フラグＩＸの加減
算のために、通常の加算回路１１を設けているが、この
加算回路１１を省略できることが好ましい。

上述の理由で、第１１図の構成においては、フラグＩＸ
がＰ系列の先頭に付加されて、入力及び出力のピン数の
削減が図られている。また、ＩＸの加減算が乗算回路Ｍ
ＵＬＩで行われる構成とし、フラグＩＸ用の加算回路が
省略されている。即ち、＝４１− ＝４０− ＩＸの加算をαＩＸと考えて、ＩＸの加減算が指数の加
減算に置き換えられている。この場合、（ｒＸ＝−１）
の検出を行うために、８ビツトの比較回路ＣＯＭＰが設
けられ、α−１が検出されたら比較回路ＣＯＭＰがＨを
出力する。この比較回路ＣＯＭＰの出力信号がクロック
イネーブル付のフリップフロップＦ１０２によりラッチ
される。これから入力を始めているデータ系列の属性を
示す信号ＩＮＶが形成され、この信号ＩＮＶがＯＲ７に
入力される。

このＯＲ７には、前段からのＣＲＯ３Ｓ信号がＦ２１゜
Ｆ２２を介して供給される。

第１１図におけるＭＤ倍信号、二つの役目を有している
。その一つは、多項式系列の入力開始を知らせることで
あり、第二には、（（Ｐ、　Ｑ、　Ｒ。

Ｓの最大次数幅）＋（ＩＸ用の１クロツク）〕のパルス
幅を有している。従って、ＭＤ倍信号、基本回路のデー
タ設定、モードリセットが行われる。

次に、Ｊ７２．Ｊ８２．Ｊ９２は、ＪＫフリップフロッ
プであって、Ｐ、Ｑ、Ｒ系列に入力してくる多項式の次
数だけＨとなる信号を作っているもので、最高次数係数
の後、途中の係数が“０”になっても、出力がＬとなら
ないように、ＪＫフリップフロップが使用されている。

この出力を用い、Ｊ７２の否定信号と、Ｊ８２を１段遅
延させたＦ１ａの出力信号とを比較することにより、Ｐ
。

Ｑ系列の最高次係数がレジスタＴ１及びＴ２に同時に入
力させることが可能かどうかが判断されている。これが
ＡＤ７の信号で、一旦Ｊ７４でラッチしている。これが
Ｈだと、クロス禁止（ＣＲＯＳＳＩＮ旧旧Ｔ）という意
味でＣＲＩＮＨと記することにする。これは、第３図の
フローチャートでは、ステップ■及び■の判断ステップ
に相当しており、（ＣＲＩＮＨ＝　Ｈ）がステップ■及
び■では、ＮＯに相当し、（ＣＲＩＮＨ＝　Ｌ　）がス
テップ■及び■では、ＹＥＳに相当する。

Ｊ７２の否定出力とＪ９２の出力信号とを比較すること
により、フローチャート中のステップ［相］である演算
の停止の条件を検出している。Ｊ９３の出力信号がＨと
なれば、全ての演算が停止され、Ｐ、　Ｒ系列も、Ｑ、
　Ｓ系列に遅延の段数があわせられるようになっている
。この制御を行っているのがＭＵＸＩ〜ＭＵＸ４．ＭＵ
Ｘ８．ＭＵＸ９である。また、互除演算で、最大次数が
１減少したときのみ、ＭＵＸ７は、０人力を選択し、Ｍ
Ｄのパルス幅が１クロック分小さくなるようにされてい
る。

これらのデータセレクタがどのような選択動作を行うか
を第１２図に示す。この第１２図には、フローチャート
のどのステップに対応するかも示されている。

第１３図は、第１１図の具体回路の動作を示すタイミン
グチャートである。この第１３図の例は、４誤り訂正の
例の場合である。第１３図Ａが一段目の回路の動作を示
し、以下、第１３図Ｂ〜第１３図Ｉまで２段目〜９段目
の各段の動作が示されている。

〔発明の効果〕

この発明によれば、除多項式と被除多項式との間の次数
差を示すフラグを次段に伝送する場合に、データ系列に
時分割多重しているので、基本的構成をＩＣ化した時に
、入力／出力のピン数を削減できる。また、この次数差
を示すフラグの加減算が乗算に変換されているので、加
算回路を設ける必要がなく、多項式の演算のための乗算
回路を用いることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の基本的構成のブロック図
、第２図は第１図から取り出された演算部のブロック図
、第３図は制御部の動作説明のためのフローチャート、
第４図、第５図、第６図。 及び第７図は誤りの例を各々示す路線図、第８図。 第９図及び第１０図は基本的回路の動作を説明するため
のブロック図、第１１図はこの発明の一実施例の具体回
路、第１２図は具体回路の動作説明のための路線図、第
１３図は具体回路の動作説明を示すタイミングチャート
、第１４図はこの発明の説明の参考としたリード・ソロ
モン符号の復号回路の一例の説明のための路線図である
。 図面における主要な符号の説明 １、ＩＡ、ＩＢ・・・：データ制御部。 ２．２Ａ、２Ｂ・・・：演算部、３：クロス制御回路、
１１，１５，２５：加算回路、１４．１６゜２４．２６
：レジスタ、１３，１７，２３，２７：乗算回路。

Claims (1)

【特許請求の範囲】
1. 被除多項式と除多項式との次数差を示すフラグ I Ｘを
   形成し、除算を行う毎に上記フラグ I Ｘの値を１変化
   させるための加減算が有限体の元の乗算に変換され、上
   記被除多項式と上記除多項式の互いの最高次係数を乗算
   と上記元の乗算とが時分割動作で処理され、上記被除多
   項式と上記除多項式との次数差を示すフラグ I Ｘによ
   り、演算の停止が検出され、上記被除多項式のデータ系
   列と上記除多項式のデータ系列とが他のフラグＣＲの制
   御により、入れ替えられるようにしたことを特徴とする
   ユークリッド互除演算回路。