JPS63316127A - Ｃ−ｍｏｓ論理演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は集積回路に関し、より詳細には、加算、減算、
最小値および闇値との比較の演算を実行するＣ−ＭＯＳ
論理演算装置に関する。

多くの適用例において、計算速度を増加することおよび
トランジスタの数と占有領域を最適化することの必要性
のために、総合論理演算の従来通りの計画を利用するこ
とがますます疑問とされてきている。

そのような通用例の１つは、周知の動的計画法アルゴリ
ズムを計算する際に有用な演算装置の実現である。音声
および画像認識方法において集中的に利用される前記ア
ルゴリズムは、実時間で度々そして急速に繰返すことの
できる非常に限られた基本論理および算術演算セットか
ら成る。

論理演算設計において最も広く使われる技術は、ＮＡＮ
ＤＳＮＯＲ，ＮＯＴ、ＥＸ−ＯＲ（Ｔ）ような周知の基
本論理ゲートの適切な組合わせによって、実行しようと
する関数の真理値表に、カルｌ−図を通用することによ
って得られた最小化プール式を実現する技術である６次
いで、各基本論理ゲートは、例えば総合ＭＯＳテクノロ
ジーのような、所望のテクノロジーにおける等価トラン
ジスタ回路に変形される。最後に、統合しようとする構
造の個々のトランジスタの幾何学的寸法合わせが実行さ
れる。

発明によって与えられる論理演算装置は、それを通切な
付加回路で統合して、論理加算を実行する回路から開始
して実現することができる。

当技術で周知の加算装置は、その数がオペランドの大き
さに等しく、かつその桁上げが低い重みのセルから高い
重みのセルへと、各セルの種々の論理レベルを交差して
伝搬する、等しい加算セルから成る構造となっている。

結果は、桁上げ信号の経路の終りにのみある出力にとい
安定するであろう。

従って、特にオペランドがかなりの大きさで、その結果
、交差すべき論理レベルの番号が高い場合に、桁上げ信
号伝搬時間のために計算速度を制限する。

これは、周知の回路において、セル出力の桁上げ信号が
、−ＪＩＧに、次のセルの相当数のトランジスタゲート
に供給されるという事実による。

従って、桁上げ信号の前記出力が次のセルの入力におい
て出会う等価寄生容量のために、切替え時間は高い、前
記容量は前記入力におけるトランジスタゲートの数に比
例する。

指上げ信号の伝搬時間から由来する問題は、ｒｓｏｍｍ
ａｔｏｒｅ　ｖｅｌｏｃｅ　ｉｎ　ｔｅｃｎｏｌｏｇｉ
ａ　　Ｃ−Ｍ　ＯＳ　Ｊ（高速Ｃ−ＭＯＳ加算装置）と
題するイタリア特許比Ｉｌ！（同し出願人の名前で１９
８７年５月２０日出１ｇＢ、出願番号Ｎｏ、　６７４４
ＯＡ−８７）において解決された。

前記イタリア特許用１０１は、Ｃ−ＭＯＳテクノロジー
の桁上げ伝搬によって、２つのオペランドビット間の論
理加算を実行する基本セルを記述しているが、それは基
本的に、 前記オペランドビットＡ、Ｂを受信する第１ＥＸ−ＯＲ
論理ゲートと、 入力桁上げＣ４ｎを受信する第１インバータと、前記第
１ＥＸ−ＯＲ論理ゲートの出力を受信する第２インバー
タと、 伝達入力において前記第１インバータの出力を受信し、
かつ前記第２インバータの論理入力および出力レベルに
よって制御される第１伝達ゲートと、 入力桁上げＣｉｎおよび前記第２インバータの出力を受
信し、かつ加算の結果Ｓを供給する第２ＥＸ−ＯＲ論理
ゲートと、 直列の第１対のＰ−ＭＯＳトランジスタおよび直列の第
２対のＮ−ＭＯＳトランジスタ、とを備えており、前記
第１対と第２対は２つの基準電圧間に直列で接続してお
り、第１オペランドＡのビットは両対の１つのトランジ
スタのゲートに送信され、第２オヘランドＢのビットは
両対のもう１つのトランジスタのゲートに送信され、そ
して前記２対の共通接続点は前記第１伝達ゲートの出力
に接続され、そして補数をとった出力桁上げＣｏｕｔ　
Ｎを供給する、 ことを特徴としている。

しかし、装置における他の全部の演算を実行することの
できる回路部分にとって、および主として、演算の選択
および出力における結果についての内部制御信号を発生
する回路にとって、計算速度に関連する問題が未解決の
ままとなっている。

実際に、前記回路は加算器出力における桁上げ信号を利
用して、制御信号を発生する。

さらに、２つのオペランドと接続している並列回路分岐
における負荷平衡という付随的問題ならびに、計算速度
を増加しようという目標をなお持ちながら、制御回路を
統合構造に物理的に変位しようという問題が生ずる。

前記諸問題は、加算、減算、鰻小値および闇値との比較
の演算を実行するＣ−ＭＯＳ論理演算装置という本発明
によって解決されるが、該闇値はカルナ−図を利用する
ことなく、Ｃ−ＭＯＳテクノロジーの補数論理の電気特
性を最大値に利用することによって、関連する論理演算
の真理値表から直接導出され、そして該装置においてＮ
またはＰ型のＭＯＳＩ−ランジスタの数はかなり低減さ
れ、従ってまた各論理レベルの入力において駆動される
べきゲートの数も低減する。

従って、ＬＳＩマイクロプログラム処理構造における集
積化に特に通した、複雑性を削減した、高速回路が得ら
れる。

発明によって与えられる装置は、前述の特許出願に記述
された加算器構造を次のようにしてすなわち、制御信号
発生回路は、入力および出力桁上げ信号が存在する加算
回路の２端に物理的に置かれる２つの部分に再分割され
、そして入力／出力選択回路は特に急速で内部伝搬時間
を短縮する、ことによって完成する。

本発明によって、特許請求の範囲第１項に記述される論
理演算装置が与えられる。

本発明の特性は、非限定的実施例として、添付の図面に
よって与えられる良好な実施Ｌｉ様の説明によって、一
層明らかにされるであろう。

第１図は、結果Ｕ　（ｎ）を与える、入力におけるオペ
ランドビットＡ　（ｎ）　、Ｂ　（ｎ）、の各組につき
１つの、Ｎ個の計算セルＡＬＵ　（ｎ）に細分された装
置を示し、Ｎ　（０（ｎ（Ｎ−１）はオペランドと結果
の大きさである。

ＤＥＣ１は制御信号発生回路の第１部を示し、そしてＤ
ＥＣ２は第２部を示す、ＤＢＣＩは計算セルＡＬＵ　（
ｏ）の近くに置かれ、一方ＤＥＣ２は計算セルＡＬＵ　
（Ｎ−１）近くに置かれる。

ＤＥＣｌは２ビツト命令コードを受信し、そして基本的
には、全計算セルＡＬＵに伝搬する加算または減算選択
信号５Ｍ５Ｔと、ＤＥＣ２への真の値と共に伝搬する補
数をとったＣＰ値の両者を発生する。信号５Ｍ５Ｔはま
た、入力桁上げ信号として第１セルＡＬＵ　（ｏ）に供
給される。

ＤＥＣ２は命令コードＣＰおよびセルＡＬＵ（Ｎ−１）
の出力桁上げ信号Ｃ（Ｎ−１）の真値と補数をとった値
を受信し、そして制御信号ＳＥＬ、５ＥＬＮ、、ＢＥＳ
Ｔ、ＴＮＦＮを発生し、それは全計算セルＡＬｔＪに伝
搬する。

論理演算装置は下記の演算を実行する。

演算　　　　　　　　結果 加算　　Ａ＋Ｂ　　　　　　　ＬＪ−３（飽和を有する
）減算　　Ａ−Ｂ　　　　　　　Ｕ＝Ｓ 小値　　　Ａ＜Ｂであれば　　　　Ｕ＝Ａ比較　　　デ
ータ〈閾値であれぼ　リ＝データ但し、Ｓは加算器出力
を表わす。

第２図では、ＣＥＬは前述のイタリア特許用ｌψｎで述
べているように、論理加算を実行する基本セルを表わす
。以下でさらに明らかにされるように、ＣＥＬは入力に
おいて２つのオヘランドのうちの１つの真レベルと補数
をとったレベル、例えばＡとＡＮと、ＢＢＮで示される
第２オペランドと、および計算セルＡＬＵ　（ｎ−１）
から来る入力桁上げＣ１ｎ（第１図ではＣ（ｎ−１）で
表示）を必要としており、そして加算結果ＳＮおよび、
補数をとった論理レベルの出力桁上げＣｏｕｔ　Ｎ（第
１図ではＣ（ｎ）で表示）を発生する。第３図および第
４図に関して説明するが、基本セルＧＥＬについて２つ
の実施態様を提供する。それらは桁上げ信号経路に関し
て交互に接続することができて、各セルで生じる桁上げ
論理レベルの反転を回復する。

ＥＸ３で示されるＥＸ−ＯＲゲートを付加することによ
って、加算セルはまた減算も実行することができる。実
際に、オペランドＢおよび信号５Ｍ５Ｔ−ｔｌ−ＥＸ３
に送信することによって、ＳＭＴ論理レベルは実行すべ
き演算を決定し、出力ＢＢＨに、加算に対してはＢの真
レベルをそして減算に対してはＢの補数をとったレベル
を送信する。その上、信号５Ｍ５ＴはまたセルＡＬＵ　
（０）の桁上げに供給される。

このようにして得た加算器−減算器は演算装置のコアと
して有利に利用することができるが、それは最小値と比
較の演算は、結果が最終セルＣ（Ｎ−１）の桁上げによ
って制御されるような特定減算の事例に整理することが
できるからである。実際には、減算を選定することによ
って、Ｃ（Ｎ−１）のレベルはＡ＞Ｂあるいはその逆の
どちらかを表わす。従って、桁上げＣ（Ｎ−１）および
制御信号ＳＥＬ、５ＥＬＮ、、ＢＥＳＴ、ＴＮＦＮは各
セルＡＬＵに存在する、第２図の補助論理を制御して、
出力Ｕにおいて、ＣＥＬによって実行される加算または
減算の結果を与えるか、あるいはｗＡＡＮＢＮに存在す
るオペランドＡまたはＢ、あるいは無限大すなわち闇値
を超過するデータの条件を表わす飽和レベル（全部が論
理１）を発生する。

実行しようとする演算の機能において、制御信号５Ｍ５
Ｔ、ＳＥＬ、ＢＥＳＴ、ＩＮＦＮは次のような値をとる
。

（以下余白） 演算　　　５Ｍ５Ｔ　　ＩＮＦＮ　　ＢＥＳＴ　　５Ｅ
ＬＮ　　命令コードＣＰＡ＋Ｂ　　　　０ＣＮ（Ｎ−１
）　　Ｏ−００Ａ−８１１０−０１ 、最小値（Ａ、Ｂ）　　１　　０　　１　ＣＮ（Ｎ−１
）　　　１１閾値比較　　１　　０ＣＮ（Ｎ−１）　　
１　　　１０表で示されるように、制御信号ＩＮＦＮ、
ＢＥＳＴ、５ＥＬＮは最終セルの桁上げ信号の補数をと
った値ＣＮ（Ｎ−１）を取ることがあり、従って非常に
高速な加算器を配置する必要があるが、それは計算の終
りにおいてのみ、桁上げ信号、従って出力Ｕの補正制御
が達成されるからである。

ブロックＤＥＣ１およびＤＥＣ２は、信号を発生する伝
搬時間が発生された信号へ及ぼす範囲を最小に低減する
よう位置ぎめされる。実際に、ＤＥＣ１の位置によって
、コードＣＰの装置中の伝搬を待つことなく、そして演
算を実行する前に、すなわち実際に有用である場合、Ｃ
（Ｎ−１）に依存しない信号５Ｍ５Ｔが直ちに使用可能
になる。

しかし、ＤＥＣ２の位置によって、信号Ｃ（Ｎ　−１）
をＤＥｃｌに向って伝搬し戻す必要なしに、それを直ち
に使用可能として、実際には計算の終りに有用な、結果
の制御信号ＩＮＦＮ、ＢＥＳＴ、ＳＥＬ、５ＥＬＮを発
生する。

その上、Ｎが偶数の場合に、すなわち、桁上げ信号の繰
返しレベル反転による幾つかの奇数セルに対して、なお
論理反転を実行することができて、前記制御信号を発生
する回路における補数をとったＣ（Ｎ−１）の補正極性
を回復する。

ＴＧＩおよびＴＧ２は対のＮ−ＭＯＳおよびＰ−ＭＯＳ
トランジスタを表わし、伝達ゲートを実現して、入力デ
ータを伝達させる、すなわちトランジスタゲートにおけ
る論理レベルの働きをせず、それによってそれらが実現
される。ＴＧＩとＴＧ２は信号ＳＥＬおよび５ＥＬＮに
よって使用可能にされる。

ＴＧＩはＢに対する補数であるオペランドＢＮの、論理
インバータＩ３を通る移動を抑止しあるいは可能にする
。しかしＴＧ２はＡに対する補数であるオペランドＡＮ
の、インバータＩ４を遣る移動を抑止しあるいは抑止し
ない、２つの伝達ゲートの出力は相互接続し、そしてＡ
ＮＢＮで表わされる。

Ｔ３４、Ｔ３５、Ｔ３６およびＴ３７は電ａ電圧Ｖｃｃ
とアースの間に直列で接続されたトランジスタを表わす
、Ｔ３４およびＴ３５はＰ−ＭＯＳ型であるが、Ｔ３６
およびＴ３７はＮ−ＭＯＳ型である。Ｔ３４およびＴ３
６のゲートはセルＣＥＬからの結果ＳＮを受信し、Ｔ３
５のゲートは信号ＢＥＳＴを受信し、Ｔ３７のゲートは
信号Ｉ　ＮＦＮを受信する。

Ｔ３８、Ｔ３９、Ｔ４０およびＴ４１は電＃電圧Ｖｃｃ
とアースの間に直列で接続されたトランジスタを表わす
、Ｔ３８およびＴ３９はＰ−ＭＯＳ型であるが、Ｔ４０
およびＴ４１はＮ−ＭＯＳ型である。Ｔ３９およびＴ４
１のゲートは信号ＡＮＢＮを受信するが、７３Ｂのゲー
トは信号Ｉ　ＮＦＮを受信し、そしてＴ４０のゲートは
信号ＢＥＳＴを受信する。Ｔ３４、Ｔ３５とＴ３８、Ｔ
３９のチャンネル間の中間点は相互接続され、そしてＴ
３５、Ｔ３６とＴ３９、Ｔ４０のチャンネル間のそれら
は出力Ｕを発生する。

ゲートｒ３、Ｔ４、ＥＸ３、ＴＧＩおよびＴＧ２は、こ
の図では破線によって取囲まれたブロックＬＳＥＬを形
成する。

第３図は基本セルＣＥＬの詳細な回路実施態様の、ＣＥ
Ｌで示される第１実施例を示しており、偶数位置におけ
る計算セルで使用される。

Ｔ１、Ｔ３およびＴ４はＰ−ＭＯＳトランジスタを表わ
すが、Ｔ２）Ｔ５およびＴ６はＮ−ＭＯＳトランジスタ
を表わす。

トランジスタＴ３、Ｔ４、Ｔ５およびＴ６のチャンネル
はｔ源電圧Ｖｃｃとアースの間に直列で接続される。Ｔ
３およびＴ６のゲートはオペランドＡを供給されるが、
Ｔ４およびＴ５はオペランドＢＢＮを供給される。注目
すべきことに、オペランドＡはすでにＣＥＬ　１の関連
する入力において使用可能とすることもできるが、それ
ぞれＰ−ＭＯＳおよびＮ−ＭＯＳであるトランジスタＴ
１３とＴ１４によって形成されるインバータによって実
行される入力ＡＮのその後の補数をとる演算によって得
る方が良好であるが、その理由は基本セルの他の型式（
インバータＴ１１、Ｔ１２がある第４図で示される）と
の対称性および２人力式とＡＮ間の負荷平衡のためであ
る。

トランジスタＴ１およびＴ２のチャンネルは並列に接続
されて伝達ゲートを形成するが、その人力には、それぞ
れＰ−ＭＯＳとＮ−ＭＯＳであるトランジスタＴ９およ
びＴＩＯから成るインバータ（減結合機能を実行するた
めに必要な）を通じて、桁上げ信号Ｃ１ｎが与えられる
。前記伝達ゲートの出力はＴ４とＴ５のチャンネル間の
接続点に接続されて、補数をとった桁上げ信号Ｃｏｕｔ
　Ｎを発生する。

Ｔ１５、Ｔ１７はＰ−ＭＯＳトランジスタを表わし、そ
してＴ１６、Ｔ１ＢはＮ−ＭＯＳトランジスタを表わし
てＥＸ−ＯＲゲートを実現するが、その入力にはオペラ
ンドＡおよびＢＢＮが送信され、そして該ゲートは出力
においてｌ＃ＢＢＮの場合に活性レベルに移行する信号
を発生し、そして直接Ｔ２ゲートに、さらにそれぞれが
Ｐ−ＭＯＳおよびＮ−ＭＯＳトランジスタであるＴ７お
よびＴ８から成るインバータを通ってＴ１ゲートに与え
られる。

Ｔ１５およびＴＩ６チヤンネルは並列で接続され、前記
チャンネルの入力はＴ１７、Ｔ１８ゲートに接続されそ
してオペランドＢＢＮを受信するが、一方、出力は直列
接続しているＴ１７、Ｔ１８チヤンネルの接続点に接続
され、かつＥＸ−ＯＲゲートの出力となっている。Ｔ１
５ゲートはＴ１７ゲートに接続し、オヘランドＡを受信
する。Ｔ１６ゲートはＴ１Ｂゲートに接続し、オペラン
ドＡの補数ＡＮを受信する。

Ｔ１９、Ｔ２１はＰ−ＭＯＳＬラントランジスタ２０、
Ｔ２２はＮ−ＭＯＳトランジスタを表わしてＥＸ−ＯＲ
ゲートを実現し、その入力には桁上げ信号Ｃｉｎおよび
インバータＴ７、Ｔ８の出力が送信されて結果Ｓを発生
し、従ってそれは、それぞれがＰ−ＭＯＳおよびＮ−Ｍ
ＯＳであるトランジスタＴ２３、Ｔ２４からなるインバ
ータ緩衝器においてレベル反転されて、信号ＳＮを得る
。

Ｔ１９およびＴ２０チャンネルは並列で接続され、前記
チャンネルの入力はＴ２１、Ｔ２２ゲートに接続して、
インバータＴ７、Ｔ８の出力を受信するが、一方その出
力は直列接続しているＴ２１．Ｔ２２チャンネルの接続
点に接続し、かつＥＸ−ＯＲゲートの出力となっている
。Ｔ２０ゲートは７２２チヤンネルに接続して・で入力
指上げＣｉｎを受信する。Ｔ１９ゲートはＴ２１チャン
ネルに接続して、インバータＴ９、ＴＩＯの出力を受信
する。

対をなすトランジスタＴ７とＴ８、Ｔ９とＴ１０、Ｔ１
３とＴ１４およびＴ２３とＴ２．４は同じように接続し
ている、すなわちそれらは共通ゲートを持ち、ゲート入
力、電源電圧とアース間の直列チャンネル、そして２チ
ャンネル間で抽出された出力を形成している。

Ａ＝Ｂの場合、伝達ゲートは抑止されるが、トランジス
タＴ　３−−−７６によって形成された回路分岐の出力
は、Ｃｏｕｔ　Ｎで示される入力の補数をとった値を桁
上げする。

しかし、Ａ＃Ｂの場合、回路分岐Ｔ３、−７６は抑止さ
れるが、伝達ゲートは使用可能であって、出力において
人力Ｃｉｎの補数をとった値、すなわちなおＣｏｕｔ　
Ｎを供給する。

第４図は、奇数位置の計算セルＡＬＬＪで利用される、
ＣＥＬ　２で示される基本セルＣＥＬの詳細回路の第２
実施例を示す。

両図に共通な部分についてその説明を引用できる第３図
の線図に関する第１の変化は、入力桁上げＣｉｎが７１
９ゲート（Ｔ２１チャンネルに接続）にもたらされ、一
方、Ｔ９およびＴＩＯチャンネルへの共通点はＴ２０ゲ
ート（Ｔ２２チャンネルに接続）にもたらされることで
ある、従って、第３図の線図に関する変化は、結果を供
給するＥＸ−ＯＲゲートの２人力間における変換から成
る。

第２の変化はＴ３およびＴ６ゲートに補数をとった値Ａ
Ｎを供給すること、そしてＴ４およびＴ５ゲートに補数
をとったＢＢＮ値を供給することにあるが、このＢＢＮ
は、それぞれがＰ−ＭＯＳおよびＮ−ＭＯＳであるトラ
ンジスタＴｌｌおよびＴＩ２から成り、その入力にＢＢ
Ｎが送信されるインバータの出力から抽出される。

第５図では、Ｔ４３とＴ４４は、オペランドＢを反転し
てＢＮを発生するインバータ１３（第２図）を形成する
Ｐ−ＭＯＳおよびＮ−ＭＯＳ　トランジスタを表わす、
Ｔ５１と７５２は、オペランドＡを反転してＡＮを発生
するインバータ■４（第２図）を実現するＰ−ＭＯＳお
よびＮ−Ｍ−Ｏ３トランジスタを表わす。

Ｔ４５とＴ４７はＰ−ＭＯＳトランジスタを表わし、Ｔ
４６とＴ４８はＮ−ＭＯＳ　トランジスタを表わし、Ｅ
Ｘ３ゲート（第２図）を実現するが、その入力に信号５
Ｍ５Ｔおよびインバータ１３の入力と出力（信号Ｂ、Ｂ
Ｎ）が送信され、そしてその出力は、それぞれがＰ−Ｍ
ＯＳ型とＮ−ＭＯＳ型であるトランジスタＴ４９、Ｔ５
０によって形成されるインバータ緩衝器においてレベル
反転されて、信号ＢＢＮを得る。

Ｔ４５および７４６チヤンネルは並列で接続され、前記
チャンネの入力はＴ４７、Ｔ４８のゲートに接続して信
号５Ｍ５Ｔを受信するが、一方その出力は、直列接続と
なっているＴ４７、Ｔ４８チヤンネルの接続点に接続し
、かつＥＸ−ＯＲゲートの出力となっている。Ｔ４６ゲ
ートはＴ４８チャンネルに接続し、オペランドＢを受信
する。

Ｔ４５ゲートはＴ４６チヤンネルに接続し、そしてイン
バータ■３の出力ＢＮを受信する。

Ｐ−ＭＯＳトランジスタＴ５３およびＮ−ＭＯＳトラン
ジスタＴ５４は伝達ゲートＴＧＩを実現する。それらは
並列チャンネルを存し、信号ＢＮを受信する。信号ＳＥ
ＬはＴ５４ゲートにもたらされ、信号５ＥＬＮはＴ５３
にもたらされる。

条件５ＥＬ＝　１および５ＥＬＮ＝ＯによってＴＧｌを
使用可能にして、ＢＮが出力に伝達される。

Ｐ−ＭＯＳトランジスタＴ５５およびＮ−ＭＯＳＩ−ラ
ンジスタＴ５６は伝達ゲートＴＧ２を実現する。それら
は並列チャンネルを有し、信号ＡＮを受信する。信号Ｓ
ＥＬはＴ５５ゲートにもたらされ、信号５ＥＬＮはＴ５
６ゲートにもたらされ、条件５ＥＬ＝Ｏおよび５ＥＬＮ
＝１によってＴ８２を使用可能にし、そしてＡＮは出力
に伝達される。

ＴＧＩおよびＴＧ２出力はＴ５３、Ｔ５４、Ｔ５５およ
びＴ５６の組合わせチャンネル出力から成る。

対をなすトランジスタＴ４３とＴ４４、Ｔ４９とＴ５０
．Ｔ５１とＴ５２は同じように接続される、すなわちそ
れらは入力となっている共通ゲートと、電源電圧とアー
ス間で直列になついるチャンネルと、および２チヤンネ
ルから抽出される出力を有する。

第６図では、基準Ｔ５７、Ｔ５８は、命令コードＣＰの
最上位ビットＣＰＩを反転して信号ＣＰＩＮを発生する
インバータを実現するＰ−ＭＯＳおよびＮ−ＭＯＳトラ
ンジスタを表わす。

基準７５８、Ｔ４０は、命令コードｃｐの最下位ピッ）
ＣＰＯを反転して信号ＣＰＯＮを発生するインバータを
実現するＰ　−ＭＯＳおよびＮ−ＭＯＳトランジスタを
表わす。

対をなすトランジスタＴ５７と７５８、Ｔ５９と７６０
は同じように接続される、すなわちそれらは入力である
共通ゲートと、電源電圧とアースの間で直列になってい
るチャンネル、および２４チャンネル間で抽出される出
力を有している。

ＴＧｌはＰ−ＭＯＳＩ−ランジスタを、Ｔ６２と７６３
は２つのＮ−ＭＯＳトランジスタを表わし、電＃電圧Ｖ
ｃｃとアース間に直列接続される。ＴＧ１、！：Ｔ６２
のゲートは信号ＣＰＩＮを受信するが、Ｔ６３ゲートは
信号ＣＰＯＮを受信する。Ｔ６４はＰ−ＭＯＳトランジ
スタを表わし、そのチャンネルは電ａｔ圧Ｖｃｃと、Ｔ
Ｇ１、７６２チヤンネルへの共通点との間に接続されて
いて、そこから信号５Ｍ５Ｔが抽出される。Ｔ６４ゲー
トは信号ＣＰＯＮを受信する。

ＴＧｌ−Ｔ６４はＮＡＮＤゲートを実現する。

第７憫では、基準Ｔ６５、Ｔ６６はＰ−ＭＯ５およびＮ
−ＭＯＳトランジスタを表わし、最終セルＡＬＵ（Ｎ−
１）（第１図）から由来する符号ビットＣ（Ｎ−１）を
反転して信号ＣＮ（Ｎ−１）を得るがインバータを実現
する。このインバータは奇数Ｎにとっては、符号ビット
が最終セルによってすでに補数をとられているので、必
要ではない。

基準Ｔ６７、Ｔ６８は２つのＰ−ＭＯＳトランジスタを
、そしてＴ６９はＮ−ＭＯＳＩ−ランジスタを表わすが
、全部が電源電圧Ｖｃｃとアースとの間に直列で接続さ
れている。Ｔｅ８およびＴ６９のゲートは信号ＣＮ（Ｎ
−１）を受信するが、Ｔ６７ゲートは信号ＣＰＯＮを受
信する。Ｔ４０はＮ−ＭＯＳトランジスタを表わし、そ
のチャンネルは７６Ｂ、Ｔ６９のチャンネルに共通な点
とアースとの間に接続されている。Ｔ７０ゲートは信号
ＣＰＯＮを受信する。

Ｔ６７、・・・Ｔ４０はＮＯＲゲートを実現し、その出
力は７６８、Ｔ６９チャンネルに共通な点から抽出され
る。

基ｍＴ７１、Ｔ７２およびＴ７３、Ｔ７４は、２つの縦
続接続インバータを実現する対となっているＰ−ＭＯＳ
およびＮ−ＭＯＳトランジスタを表わす。

対をなすトランジスタＴ６５とＴ６６、Ｔ７１とＴ７２
）およびＴ７３とＴ７４は同じように接続されている、
すなわちそれらは入力となっている共通なゲートと、電
源電圧とアース間に直列接続したチャンネル、および２
チャンネル間から抽出される出力を有している。

ＮＯＲゲート出力はインバータＴ７１、Ｔ７２の入力に
与えられていて、その出力から信号５ＥＬＮが抽出され
る。信号ＳＥＬはインバータＴ７３、Ｔ７４から抽出さ
れる。

基準Ｔ７５、Ｔ７６は２ツ（Ｔ）Ｐ−ＭＯＳト’ｙ７シ
スタヲ表ｔ）Ｌ、電源ｔ圧Ｖｃｃと、Ｐ　−ＭＯＳおよ
びＮ−ＭＯＳトランジスタＴ８０、Ｔ３６によって形成
されるインバータの入力ＢＥＳＴＮとの間に直列接続し
ており、その出力から信号ＢＥＳＴが抽出される。信号
ＣＮ（Ｎ−１）はＴ７５ゲートにもたらされるが、信号
ＣＰＯは７７６ゲートにもたらされる。

基準Ｔ８７、Ｔ８８は２つのＰ−ＭＯＳトランジスタを
表わし、電源電圧Ｖｃｃと、Ｐ−ＭＯＳおよびＮ−ＭＯ
ＳトランジスタＴ８５、Ｔ３６か信号ＣＮ（Ｎ−１）は
Ｔ８７ゲートにもたらされるが、信号ＣＰＯはＴ８８ゲ
ートにもたらされる。

基準Ｔ７７はＰ−ＭＯＳトランジスタを、そして７７Ｂ
、Ｔ７９は２つのＮ−ＭＯＳトランジスタを表わしてお
り、全部が電源電圧Ｖｃｃとアース間に直列に接続され
ている。Ｔ７７と７７８のゲートは信号ＣＰＩを受信す
るが、Ｔ７９ゲートは信号ＣＰＯを受信する。Ｔ７７と
７７８のチャンネル間の中間点はインバータＴ８０、Ｔ
３６の入力と接続している。

基準Ｔ８２はＰＭＯＳトランジスタを、そしてＴ３６、
Ｔ３６は２つのＮ−ＭＯＳトランジスタを表わしており
、全部が電源電圧Ｖｃｃとアースの間に直列で接続され
ている。Ｔ３６とＴ８３ゲートは信号ＣＰＩＮを受信す
るが、Ｔ８４ゲートは信号ＣＮ（Ｎ−１）を受信する。

Ｔ３６、Ｔ３６のチャンネル間の中間点はインバータＴ
８５、Ｔ３６の入力と接続している。

Ｔ７８、Ｔ７９とＴ３６、Ｔ３６の間の両中間点は相互
接続している。対をなすトランジスタＴ８０とＴ３６、
およびＴ３６とＴ３６は同じように接続される、すなわ
ちそれらは入力となっている共通のゲートと、電源電圧
とアース間に直列接続したチャンネルおよび２チャンネ
ル間で抽出される出力を有している。

トランジスタＴ　７５−Ｔ　７９と、Ｔ３６・−Ｔ３６
と、Ｔ３６およびＴ３６から成る回路は下記の真理値表
に対応する次の論理関数を実現する。

ＩＮＦ　−（ＣＮ（Ｎ−１）　ＯＲＣＰＯ）　ＮＡＮＤ
　ＣＰＩＮＢＥＳＴＮ禦（ＣＮ（Ｎ−１）　ＯＲＣＰＯ
）　ＮＡＮＯＣＰＩＣＰＩＮ　　ＣＰＯＣＮ（Ｎ−１）
　　ＣＰＩ　　ＩＮＦ　　ＢＥＳＴＮｏｌ−１’１０ −００−１１ 次に、発明によって与えられる回路の動作を、特に第１
図を参照して説明する。

加算の場合、飽和がなければ（Ｃ（ｎ−１）＝０、ＩＮ
ＦＮ−１、ＢＥＳＴ＝０）　、トランジスタＴ３４・−
Ｔ３６の回路分岐は使用可能となり、一方７３８、Ｔ４
０は抑止され、従って出力Ｕは補数をとったＣＥＬの結
果ＳＮを供給する。実際にはＴ３６およびＴ３６が使用
可能となって、トランジスタＴ３４およびＴ３６からな
るインバータがＵ−３を実現する。

しかし、飽和がある場合（Ｃ（ｎ−１）　＝１）、トラ
ンジスタ７３８およびＴ３６は導通して、出力Ｕを１に
セットしく飽和条件）、一方Ｔ３７およびＴ４０は抑止
される。

減算の場合（ＩＮＦＮ＝１、ＢＥＳＴ＝Ｏ）、トランジ
スタＴ　３４−７３７の回路分岐は使用可能であるが、
７３Ｂ、Ｔ４０は抑止され、従って出力Ｕは補数をとっ
た減算結果ＳＮを供給する。

実際にはＴ３６およびＴ３６が使用可能であって、トラ
ンジスタＴ３４およびＴ３６から成るインバ−タがＵ−
Ｓを実現する。

最小値演算の場合（ＩＮＦＮ＝Ｏ５ＢＥＳＴ＝１）　、
Ｔ３５およびＴ３６が抑止される。信号ＳＥＬ、５ＥＬ
ＮによってＣ（Ｎ−１）値は伝達ゲートＴＧＩあるいは
ＴＧ２を使用可能にする。

Ｃ（Ｎ−１）＝１であれば、Ａ＞Ｂとなり、ＴＧＩは導
通して、ＡＮＢＮ＝ＢＮやしかし、Ｃ（Ｎ−１）＝Ｏで
あれば、Ａ＜Ｂとなり、ＴＧ２が導通してＡＮ’ＢＮ＝
ＡＮ、トランジスタＴ３８、−・−Ｔ４１の回路分岐は
使用可能となって、出力Ｕは補数をとったＡＮＢＮ値を
供給する。実際には、Ｔ３６およびＴ４０が使用可能と
なるので、トランジスタＴ３９、Ｔ４１から成るインバ
ータはＵ＝ＡＮ、ＢＮを実現し、従ってＵ−ＡまたはＢ
となる。

闇値との比較の演算の場合（ＩＮＦＮ−０、ＢＥＳＴ＝
ＣＮ　（Ｎ−１））　、データは入力Ａに、そして闇値
は入力Ｂに与えられると考えられる。

伝達ゲー）ＴＧ２は常に使用可能であり、一方ＴＧＩは
常に抑止されていて、ＡＮＢＮ−ＡＮとしている。

Ｃ（Ｎ−１）＝０である場合（ＢＥＳＴ＝１）、データ
は闇値より小さい。トランジスタＴ３８−７４１の回路
分岐は使用可能となり、従って出力Ｕは補数をとったＡ
ＮＢＮ値を供給する。実際には、７３８とＴ４０が使用
可能になるので、トランジスタＴ３９、Ｔ４１から成る
インバータはＵ＝ＡＮＢＮ＝Ａを供給−ひ、一方Ｔ３５
およびＴ３６はカットオフされる。

Ｃ（Ｎ−１）＝１の場合（ＢＥＳＴ＝Ｏ）　、データは
闇値より商い、トランジスタＴ３７およびＴ４０はカッ
トオフされ、一方Ｔ３８およびＴ３６は導通して、出力
Ｕを１にセットする（飽和条件）。

【図面の簡単な説明】

第１図は発明によって与えられる装置のブロック図、 第２図は装置の計算セルＡＬＵ　（ｎ）の１つの実施態
様、 第３図はＣＥＬ　１で示される、第２図の基本セルＣＥ
Ｌの第１実施態様の詳細な回路図、第４図はＣＥＬ２で
示される、第２図の基本セルＣＥＬの代りの実施態様の
詳細な回路図、第５図は第２図において破線で表わされ
るブロックＬＳＥＬの詳細な回路図、 第６図および第７図は第１図のブロックＤＥＣ１とＤＥ
Ｃ２の詳細な回路図を表わす。 図中、Ａ　（ｎ）　、Ｂ　（ｎ）はオペランド、Ｕ　（
ｎ）は結果、ＡＬＵ　（ｎ）は計算セル、ＣＥＬは基本
セル、ＳＥＬ、５ＥＬＮＳＢＥＳＴ。 Ｉ　Ｎ　Ｆ　Ｎは制御信号をそれぞれ示す。 代理人の氏名　　　川原１）−穂 ＦＩＧ、　１

Claims (6)

【特許請求の範囲】
1. （１）加算、減算、２つのオペランドＡとＢ間の最小値
   、およびデータと閾値間の比較を実行するＣ−ＭＯＳ論
   理演算装置において、加算および減算の両演算は、２つ
   のオペランドの各ビットに対して１セルの、基本セルか
   ら成る桁上げ伝搬加算器によつて実行され、前記セルは
   桁上げ伝搬のために縦続接続されているが、各基本セル
   は基本的には、 前記オペランドビット（Ａ、Ｂ）を受信する第１ＥＸ−
   ＯＲ論理ゲート（Ｔ１５、Ｔ１６、Ｔ１７、Ｔ１８）と
   、 入力桁上げを受信する第１インバータ（Ｔ９、Ｔ１０）
   と、 前記第１ＥＸ−ＯＲ論理ゲートの出力を受信する第２イ
   ンバータ（Ｔ７、Ｔ８）と、 伝達入力で前記第１インバータの出力を受信し、そして
   前記第２インバータの入力および出力の論理レベルによ
   つて制御される第１伝達ゲート（Ｔ１、Ｔ２）と、 入力桁上げおよび前記第２インバータの出力を受信し、
   そして加算結果（Ｓ）を供給する第２ＥＸ−ＯＲ論理ゲ
   ート（Ｔ１９、Ｔ２０、Ｔ２１、Ｔ２２）と、 直列接続Ｐ−ＭＯＳトランジスタ（Ｔ３、Ｔ４）の第１
   対および直列接続Ｎ−ＭＯＳトランジスタ（Ｔ５、Ｔ６
   ）の第２対とを備えており、前記第１対と第２対は２つ
   の基準電圧間に直列接続していて、第１オペランド（Ａ
   ）のビットは両対の一方のトランジスタのゲートにもた
   らされ、第２オペランド（Ｂ）のビットは両対の他方の
   トランジスタのゲートにもたらされ、前記２対の共通接
   続点は前記第１伝達ゲート（Ｔ１、Ｔ２）の出力に接続
   し、かつ出力桁上げを供給するが、最小値および比較の
   演算に対して前記基本セルは減算を実行し、そしてなお
   個別に、 伝達入力においてそれぞれ第１と第２のオペランドを受
   信し、かつ共通の伝達出力（ＡＮＢＮ）を有し、そして
   最小値演算の場合に最終セルから出る桁上げレベルに基
   づいて下位のオペランドを、そして比較の場合に前記第
   １オペランドを出力に伝達する第１と第２の制御信号（
   ＳＥＬ、ＳＥＬＮ）によつて制御される第３と第４の伝
   達ゲート（ＴＧ１、ＴＧ２）と、 ２つの基準電圧間に全部が直列接続している第３（Ｔ３
   ４）と第４（Ｔ３５）Ｐ−ＭＯＳトランジスタおよび第
   ５（Ｔ３６）と第６（Ｔ３７）Ｎ−ＭＯＳトランジスタ
   とを備え、前記第３と第５のトランジスタはゲートにお
   いて関連する基本セからの前記結果（Ｓ）を受信し、前
   記第４と第６のトランジスタはゲートにおいて第３（Ｂ
   ＥＳＴ）と第４（ＩＮＦＮ）の制御信号を受信しており
   、さらに ２つの基準電圧間に全部が直列接続している第７（Ｔ３
   ８）と第８（Ｔ３９）のＰ−ＭＯＳトランジスタと第９
   （Ｔ４０）と第１０（Ｔ４１）のＮ−ＭＯＳトランジス
   タ、とを備えているが、前記第１、第２、第７および第
   ８のトランジスタに共通の点は相互接続されており、前
   記直列における中間点は相互接続されて装置の出力（Ｖ
   ）を供給し、前記第８と第１０のトランジスタはゲート
   において前記共通伝達出力（ＡＮＢＮ）を受信し、前記
   第７と第９のトランジスタはゲートにおいて前記第２（
   ＩＮＦＮ）と第１（ＢＥＳＴ）の制御信号をそれぞれ受
   信し、前記制御信号は、加算あるいは減算の場合の前記
   出力（Ｕ）が、飽和がなければ、前記結果（Ｓ）となつ
   ており、そうでなければそれは飽和を表わす状態となつ
   ていて、最小値の場合にはそれは前記共通伝達出力であ
   り、そして比較の場合には、飽和がなければ、それは前
   記伝達出力であり、そうでなければそれは前記飽和を表
   わす状態となるような論理レベルを取ることを特徴とす
   る前記Ｃ−ＭＯＳ論理演算装置。
2. （２）特許請求の範囲第１項記載の論理演算装置であつ
   てそれＨさらに、最下位基本セルの近くにあり、減算あ
   るいは加算選択信号（ＳＭＳＴ）を発生する第１部分（
   ＤＥＣ１）と、最上位基本セルの近くにあり、前記第１
   、第２、第３および第４の制御信号を発生する第２分分
   （ＤＥＣ２）とに細分された制御信号発生回路を備えて
   いる前記論理演算装置。
3. （３）特許請求の範囲第２項記載の論理演算装置におい
   て、命令コード（ＣＰ）は下記の値、すなわち加算に対
   しては「００」、減算に対しては「０１」、最小値に対
   しては「１１」、比較に対しては「１０」、を有してい
   るが、前記第１制御信号（ＳＥＬ）は比較演算に対して
   は「０」値、そして最小値演算に対しては最終セルから
   の出力桁上げを有し、前記第２制御信号（ＳＥＬＮ）は
   第１の補数となつていて、前記第３制御信号（ＢＥＳＴ
   ）は加算および減算演算に対しては「０」、最小値演算
   に対しては「１」、および比較演算に対しては最終セル
   から出る補数をとつた桁上げであり、前記第４制御信号
   （ＩＮＦＮ）は最小値および比較演算に対しては「０」
   であり、減算に対しては「１」そして加算に対しては最
   終セルから出る補数をとつた桁上げである前記論理演算
   装置。
4. （４）特許請求の範囲第３項記載の論理演算装置であつ
   て、制御信号発生回路の前記第１部分（ＤＥＣ１）は命
   令コード（ＣＰ）の最上位と最下位のビットの補数をと
   つた値を発生し、そして前記加算あるいは減算選択信号
   （ＳＭＳＴ）を発生するＮＯＲ論理ゲートに供給する第
   ３と第４の論理インバータ（Ｔ５７、Ｔ５８、Ｔ５９、
   Ｔ６０）を備えている前記論理演算装置。
5. （５）特許請求の範囲第４項記載の論理演算装置であつ
   て、制御信号発生回路の前記第２部分（ＤＥＣ２）は、 電源電圧（ＶＣＣ）と前記第３制御信号 （ＢＥＳＴ）を発生する第５インバータ（Ｔ８０、Ｔ８
   １）の入力との間の直列の第１１と第１２のＰ−ＭＯＳ
   トランジスタ（Ｔ７５、Ｔ７６）と、前記第１１と第１
   ２のトランジスタのゲートはそれぞれ最終セルの補数を
   とつた桁上げと命令コードの最下位ビットを受信するが
   、 電源電圧ＶＣＣと前記第４制御信号（ＩＮＦＮ）を発生
   する第６インバータ（Ｔ８５、Ｔ８６）の入力との間の
   直列の第１３と第１４のＰ−ＭＯＳトランジスタ（Ｔ８
   ７、Ｔ８８）と、前記第１３と第１４のトランジスタの
   ゲートはそれぞれ最終セルの補数をとつた桁上げと命令
   コードの最下位ビットを受信するが、 全部が電源電圧（ＶＣＣ）とアースとの間に直列接続れ
   た第１５Ｐ−ＭＯＳトランジスタ（Ｔ７７）と第１６と
   第１７のＮ−ＭＯＳトランジスタ（Ｔ７８、Ｔ７９）と
   、第１５と第１６のトランジスタ間の共通点は第５イン
   バータの入力に接続し、第１５と第１６のトランジスタ
   のゲートは最上位ビットをおよび第１７トランジスタの
   ゲートは命令コードの最下位ビットを受信するが、電源
   電圧（ＶＣＣ）とアース間に全部が直列接続した第１８
   Ｐ−ＭＯＳトランジスタ（Ｔ８２）および第１９と第２
   ０Ｎ−ＭＯＳトランジスタ（Ｔ８３、Ｔ８４）とを備え
   ており、第１８と第１９のトランジスタ間の共通点は第
   ６インバータの入力に接続し、第１８と第１９のトラン
   ジスタのゲートは補数をとつた最上位ビットを、そして
   第２０トランジスタのゲートは命令コードの最下位ビッ
   トを受信し、そして前記第１６と第１７の、および前記
   第１９と第２０のトランジスタの共通点は相互接続して
   いる前記論理演算装置。
6. （６）特許請求の範囲第１項〜第５項のいずれか一項に
   記載の論理演算装置であつて、前記飽和を表わす状態が
   論理レベル「１」である前記論理演算装置。