JPS59170942A - 関数演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、三角関数、対数関数、指数関数等、収束算
法を用いて実行可能な初等関数の値を計算する関数演算
回路に関する。

〔発明の技術的背景とその問題点〕 対数関数、指数関数、平方根、三角関数、逆三角関数、
双曲線関数を含む初等関数を計算す法、ＣＯＲ，ＤＩＣ
法として知られているテーブル定数比較、加減算、シフ
トを用いて行々うものとの２つがある。そして従来、後
者の計算方法を用いて実際に計算を行なう場合には、１
つのＡＬＵ（Ａｌｉｔｈｍｅｔｌｃ　Ｌｏｇｉｃ　Ｕｎ
ｉｔ）をプログラムの制御の下に繰り返し用いることに
よ２−：Ｃ行なっている。とのように従来では、初等関
数を計算する場合に１つのＡＬＵ金繰り返して用いるよ
うにしているので、ＡＬＵでの１回の計算毎に値をラツ
応した遅延時間よシもはるかに多くの計算時間が必要で
ある。また１つの関数を計算する場合、従来では極めて
多くのプログラムステップを必要としている。このため
に、プログラムメモリからプログラムを読み出し、これ
を命令デコーダで解読するための多くの時間を要し、こ
のことが計算時間をより長くしている。

〔発明の目的〕

この発明は上記のような事情を考慮してなされたもので
あり、その目的は初等関数を短時間で計算することがで
きる関数演算回路を提供することにある。

〔発明の概要〕

この発明では、２つの入力１ビツトデータどうしの加算
、減算および一方の入力データの通過の３ｇ類の機能を
持ち、これら３種類の機能が２ビツトの制御信号に基づ
いて選択される基本セルを計算したいビット数分だけ１
列に配列し５て１段分を構成しかつとれを計４に必要な
精度に相当する段数だけ設けてアレイ回路を構成し、さ
らに上記２ビツトの制御信号の値の設定を変えることに
よって上記アレ・「回路で初等関数のうちから任意のも
のを計算させるようにしている。

〔発明の実施例〕

以下図面を参照してこの発明の一実施例を説明する。

第１図は後述するアレイ回路を構成する基本セルの回路
図である。この基本セルにおいて、一方の入力１ビツト
データＸは全加算回路（Ｆ、Ａ）１１の一方入力端に供
給される。また他方の入力１ビツトデータｙは１ビツト
の制８　信号Ａ　ト算回路１１は上記データ又と、排他
的論理和回路１２からの出力データおよび他の基本セル
からの桁上げ入力データＣｔとの加算を行なって加算デ
ータＳおよび桁上げ出力データｃｏを出力する。そして
桁上げ出力データｃｏは他の基本セルに供給されるとと
もに、加算データＳはＮＡＮＤ　Ｐ−ト１３の一方入力
端に供給される。またこのＮＡＮＤゲート１３の他方入
力端には、インバータ１４を介して１ビツトの制御信号
Ｔが供給される。一方、前記一方の入力１ビツトデータ
Ｘはもう１つのＮＡＮＤ　）ｆ−ト１５の一方入力端に
供給され、その他方入力端には上記制御信号Ｔがそのま
ま供給される。さらに上記２つのＮＡＮＤ　ｒ　−ト１
３．１５（Ｄ出力データはＮＡＮＤ　ｒ−ト１６に並列
的に供給され、このＮＡＮＤ　ｒ　−ト１６からデータ
忽が出力される。

このような構成の基本セルにおいて、一方の制御信号Ｘ
は加算指令信号として用いられ、Ｘ二″０“レベルで入
力Ｘ　％　　ｙｓ　　Ｃ１の加算が全加算回路１１で行
なわれ、さらにに−”１“レベルでＭａｙの反転データ
ｙ　＋　ＣＩの加算が行なわれる。すなわち、Ｋ−＝−
”０”レベルでは桁上げを考慮した入力１ビットデータ
Ｘ、ｙの加算が行なわれ、またＡ−二″１ｎレベルでは
入力１ビットデータｘ、ｙの減算が行なわれる。また、
基本セルにおいて、他方の制御信号Ｔは通過指令信号と
して用いられ、Ｔ−１１″レベルでばＮＡＮＤ　ｒ−ト
１５が開いて入力データＸがそのｉｔ通過してデータＹ
として出力され、Ｔ−′Ｏ”レベルではＮＡＮＤ　ｒ−
ト１３が開いて全加算回路１１からの加算出力データＳ
がデータＹとして出力される。このようにこの基本セル
、２つの入力１ビツトデータＸ　ａ　７どうしの加算、
減算および入力データＸの通過の３種類の機能を持ち、
これら３種類の機能はそれぞれ１ビツトの制御信号Ａ、
Ｔに基づいて選択されるようになっている。

ところで初等関数の収束算法としてはＣ０ＲＤＩＣ法、
　ＳＴＬ法等があり、このうちのＣ０ＲＤＩＣ法は座標
軸の階段的な回転により、加減算、シフト、定数読出し
の操作で初等関数を計算する）Ｊ法である。他方のＳＴ
Ｌ法で（は、対数関数と指数関数については逐次、表金
参照しながら可算するものであシ、さらに必要な桁をさ
がして計算全行なうことによって指数、対数、平方根の
計算を行なうことができる。上記収束算法を用いて実行
される関数としては、対数、指数、平方根、三角、逆三
角、双曲線の６種類があり、対数と指数関数はＳＴＬ法
、これ以外の関数はＣ０ＲＤＩＣ法を使用するものとす
る。そしてこれらの関数の引算法’ｔｔとめたのが第２
図である。なお、第２図中のＣは であり、さらに１１７−刀根へ４および双曲線関数ｍｎ
　ｈ　ｔ　。

ｃｍｈｔそれぞれの漸化式中のｋの値は、ｋ＝（３’辻
−１）／２のときは２回繰り返す（ｉ；１，２．・・・
）。

第２図かられかるように、各関数の漸化式に基づいてｉ
ｔ算を行なう場合の演算操作は、正負または大小の判断
、ｋビットのシフトｃ２−にの乗３“ン）および力（ｊ
減算の繰り返したけで、後はｔｎ（ｌＬ＋−２）、ｊａ
ｎ”−’２−に、ｔａｎｈ−２２−に等ノ外′数さえ用
意しておけはよい。すなわぢ、上記６仔穎の関数は、１
べ、−Ｃ１１７）演算操作が共通なので、回−何１路を
用いて制御信号を変えるだけで計算が可能である。した
がって、６棟類の関数を計重ニー、するＭ作をまとめる
と、３つの変数のに回目の演算給米であるｘｋ、ｙｋ、
ｖｋに対して次の操作がでへればよめ。

Ｑ）　　ｙｋをにビットジットしてＸｋと加算または減
算　し、゛て　Ｘｋ＋、　と−す　る。

■　Ｘｋ金にビットシノトレｃｙｋと加算−または減曾
してｙｌ（−Ｈとづる。

■　定数をｖｋと加ｎ兼たは減算してｖｋ＋＋とする。

■　ｘｋｌｙｋ−ｖｋをそのままＸｋ＋１　、　　）’
に＋１　、　ｖｋ＋１とする。

■　Ｖｋ　−Ｖｋ＋１−７にの正負％　Ｘｋ＋１と１の
大小をそれぞれ判断する。

そしてこれらの操作は上記第１図に示を基本セルを複数
個用いることにより実現さり、る。すなわち、■には定
数との加減算、Ｘｋとｙｋは互い（〆Ｃシフトして加減
算を施こすことにより上記操作が実現される。

第３図は上記各操作を行なって実際に関数を計算するこ
の発明に係る関数演算回路の全体的なブロック構成図で
ある。上記第２図に承りように各関数を８１算する場合
に３つの変ｆｉｘ、ｙ。

■が用いられており、この３つの変数Ｘ　＋　３’　ｎ
Ｖに対応して３つのアレイ回路２０，３０．４０が設け
られる。これら３つの７１７４回路２０゜３０　、４０
のそれぞれは、前記第１図に示す基本セルを討嘗ニジた
いビット数分だけ１列に配列して１段分が構成され、か
つとれが引算に必要な精度に相当する段数だけ設けられ
ている。そしてこれら３つのアレイ回路２θ、　、３０
　、４０それぞれにおいて前段の各基本セルからの出力
データ文は後段の対応する各ビットの基本セルへの一方
の入力データ又として供給されている。

また１つのアレイ回路２θの各段の各基本セルへの他方
入力データｙとして、アレイ回路３０の対応する段より
も１つ前段の各基本セルからノ出力データＹがビットシ
フトされた状態で選択的に供給されている。同様にアレ
イ回路３０の各段の各基本セルへの他方入力データｙと
して、アレイ回路２０の対応する段よりも１つ前段の各
基本セルからの出力データヤがビットシフトされた状態
で選択的に供給されている。また残りのアレイ回路４０
の各段の各基本セルへの他方入力データｙとしては、予
め各種定数を記憶しているメモリ５０から読出される定
数データが供給される。上記各アレイ回路２θ、３０゜
４０の初段の各基本セルには入力データＸ　＊　７　ｍ
Ｖ（初期データ）が供給される。また、上記３つのアレ
イ回路２０，３θ、４θにおいて、各段に配列されてい
る複数の基本セルの前記信号Ａ、Ｔの供給ラインは互い
釦共通接続され、これら各供給ラインには制御信号発生
回路６０から出力される信号Ａ、Ｔが供給される□また
、上記アレイ回路２０，３０．４０のうち少なくとも１
つのものの終段の各基本セルからの出力データ゛ｙは関
数の計算結果となシ、さらにアレイ回路、３０　、４０
の各段の各基本セルからの加算データＳは制御信号とし
て上記制御信号発生回路６０に供給される。

いま第３図回路において取扱うデータを単精度（３２ビ
ツト）と倍精度（６４ビツト）の浮動小数点表示の実数
に限定する場合、各アレイ回路２ｏ、３ｏ、４ｏで関数
値を計算するために、Ｘ　ｈ　ｙ＊　’Ｖの各計算につ
いて単精度ではたとえば仮数部２３ビツトの場合に３０
ビット×２７段、倍精度ではたとえば仮数部５２ビツト
の場合に６０ビット×５７段の基本セルがそれぞれ必要
である。倍精度時に必要とするセルの数は単精度時のほ
ぼ４倍であり、各アレイ回路２０゜３０．４０です及て
の基本セルを設けるのは無駄である。とのため第４図（
船に示すように基本セルは６０ピツ）　Ｘ　１５段分の
みを設け、単精度で計算を行なう場合には第４図ＦＢ）
に示すように３０ビット×３０段として用い、また倍精
度で計算を行なう場合には第４図法）（て示す６０げツ
）　Ｘ　］、　５段の構成を４回縁シ返して使用するこ
とによって第４図（Ｃ）に示すように６０ビット×６０
段と等価な構成を持たせるようにする。

いま、第３図におしてＸ用のアレイ回路２０を（Ｘ）、
ｙ用のプレイ回路３０を［Ｙ］、ｙ用のアレイ回路３０
を〔Ｖ〕とそれぞれ表現し、さらに〔Ｘ〕のｉ段、ｊビ
ット目のセルをＸｉ　ｊ（＋＝１〜１５゜ｊ＝１〜６０
　）　、［Ｙ］の１段、ｊビット目のセルをＹｉｊ　、
　〔Ｖ〕（７）　ｉ段、ｊビット目ノセルをＶＢとそれ
ぞれ規定する。また、Ｘｉｊ　、Ｙｉｊ　、Ｖｉｊの入
出力データをそれぞれＸｘ（ｉ）、　Ｘｙ（、ｉ）　、
　Ｘｚ　ｊｉ）　。

Ｙｘｊ、ＹｙＳ′）、Ｙｚ（ｌ′）、■ｘへ１）、■ｙ
Ｓｆｆｉ）、■昌％規定する。

（１） たとえばＸｚ（１ｓ）　、　Ｙ；（１ｓ）はそれぞれ［
Ｘ］　、　ＣＹＩの１５段ｊビット目のセルからの出力
データとなる。また［Ｘ］・〔Ｙ〕の入力データをｘｑ
ｔ　ｌ　Ｙｑｊ（ｊ−１へ−６０）と規定する。

いま第３図中の［Ｘ］（アレイ回路２０）および〔Ｙ〕
（７１７４回路３０）がそれぞれ前記第４図〔Ｎに示す
ように構成されているとすると、ｃｘ〕。

［Ｙ］の使込力には次の６通シがある。

■　単精度演算で３０ビット×３０段として使う。

■　倍精度演算で６０ビット×６０段のうち１段目から
１５段目として使う。

■　倍精度演算で６０ビット×６０段のうち１６段目か
ら３０段目として使う。

■　倍精度演算で６０ビット×６０段のうち３１段目か
ら４５段目として使う。

■　倍精度演算で６０ビット×６０段のうち４６段目か
ら６０段目として使う。

■　算出すべき関数値（入力データ）をＣ０ＲＤＩＣ法
、ＳＴＬ法で計算できる範囲の内に変換するための乗算
器として使う。

そして、〔Ｘｑおよび［Ｙ）］を上記のから■の目的に
使う際に使用される制御信号をそれぞれＧｓ　、　Ｇ４
　、　ＧＲ，ＧＴｒｉ、　ＧＩとする。またそれぞれの
場合に最終結果を丸めるので、このときに使用される制
御信号をＧＲとする。さらに上記Φの目的に使う場合に
はＧＲ−”０”レベルとしてのから■のいずれかと同様
の使す方をする。なお、上記各制御信号Ｇｓ　、　Ｇ１
　、　Ｇ１　、　ＧＩｌＩ、　Ｇｙ　、　Ｇｎは図示し
ない制御回路から出力される。

第３図中の〔Ｘｑでは、次のようにして各基本セルの入
出力データ間が相互接続される。すなわち、まず〔Ｘｑ
における一方入力データＸの接（１） 続論理式は次のようになる。始めに、Ｘｘｊは前段の出
力Ｘ（７−１）がそのまま接続される。ただ（−〇、−
″１”レベルのときには、１５５段目上位３０ビツトを
１段目の下位３０ビツトに接続する（第４図ＦＢ）　）
　ｅ （１１ｉ＝１　、１＜ｊ＜３０のとき、（１） Ｘｘｊ＝Ｘｑｊ ＋２）　　ｊ＝１　、３１＜ｊ＜：６０のとき、Ｘｘｊ
＝”ＣＷ　・Ｘｑ　ｊ＋　Ｇｓ　−Ｘｚ’１’！２０（
１） （３１２くｔ（１５，１＜：ｊく６０のとき、ｉｔ）　
　　　（，１−１） Ｘｘｊ　　””ＸｚＪ （１） 次に〔Ｘｑにおける他方入力データＸｙｊについ（１） てみると、〔Ｘｑの１段目の入力データＸｙｊとしては
、ｉの値に応じて〔ＹＪの（ｉ−１）段目の出力ｆ　−
タＶｚ”）がビットシフトされて選択的に接続される。

いま、制御信号Ｇｌ　、Ｇ１　、Ｇｌ　、ＧＩがそれぞ
れ１”しくルの場合につきシフトさせるべき量をＩ（ｉ
＞　、　ＩＩ（ｉ）　、　ＩＴＩ（１）　、　ＩＶ（ｉ
）とすると、これらの値は第５図にまとめて示すように
なる。なお、Ｇ８＝″′ｒレベルのときのｊ＝１〜３０
の値は％ＧＩ−”１”しくルの時と同じ値であり、ｊ＝
３１〜６０の値はＧｎ−＝“１”レベルの時と同じ値で
ある。また、第５図中、「４」、「１３」、「４０」の
値がそれぞれ２回あるのは、双曲線関数と平方根の計算
の際に加算を繰シ返し行なう必要があるからである。次
に上記第５図に基づいて［Ｘｑにおけるｉ＝１の他方入
力データｙの接続論理式を求めると以下のようになる。

ｆｉｌ　　ｉ＝１　、１＜ｊ＜：１４のとき、Ｘｙ′；
）＝　（Ｇｓ　＋　Ｇｒ　）　”　Ｙｑｊ＋　（Ｇ■＋
　Ｇ■十Ｇｙ　）・Ｙｑｌ（２）ｉ＝１　、１５＜ｊ＜
；２９のとき、Ｘｙ［ｊＩ）−（Ｇｓ十ＧＩ）・Ｙｑｊ
＋Ｇ■・Ｙｑｊ−１５−１−（Ｇ１１＋ＧＦ／）・Ｙｑ
ｌ （３１ｉ＝１．ｊ＝３０のとき、 Ｘｙ’；）＝　（Ｇｓ　＋Ｇｉ　）　・Ｙｑｊ＋Ｇ１　
・Ｙｑ　ｊ−１ｓ十Ｇｌ［［”　ＹＱｊ−２８＋ＧＲ／
　’　ｙｑｊ（４）　　ｉ＝１　、３１＜ｊ＜４３のと
き、（１５） Ｘｙｉ　＝Ｇｓ　−Ｙｚｌ　　＋Ｇ１−Ｙｑｊ＋Ｇｒ１
ΦＹｑｊ−１５＋Ｇｌ・ｙｑＪ−２８＋Ｇ■・Ｙｑ１ ｔ５１　　ｉ＝１．４４くｊく６０のとき、Ｘｙ’ｊ１
）＝Ｇｓ　−Ｙｚ（Ｉ”ｉ３＋ＧＩ　’　Ｙ、ｑｊ＋Ｇ
ｎ　°Ｙｑｊ−Ｈ＋Ｇ１１−Ｙｑｊ−２６−１−Ｇ■゛
Ｙｑ１同じ（２くｉ＜：１４’！での他方入力データｙ
の接続論理式は次のようになる。

（１１２＜ｔ＜１４　、１＜ｊ＜Ｈｉ）＋１のとき、Ｘ
青）＝Ｙｚ（１１−１） ＋２）　　２＜ｉ＜１４、Ｉ　（ｉ）＋　２＜ｊ＜Ｕ（
ｉ）４−１のとき、Ｘ訝＝　（Ｇ８＋Ｇ、　）・ｙ、（
、ｉ　：　＋０゜＋　（Ｇ１　＋ＧＩＩｌ　＋ＧＦ／　
）　・Ｙｚｌ（３）　　２＜ｉ≦１４　、　ｎ（ｔ）　
＋２：Ｓ；ｉ＜　３０のとき、Ｘｙ（￥−（Ｇ　Ｂ　＋
　ＧＩ　）　’　Ｙｚ（ｊに１＆。

＋Ｇ、・’　ｊ−１１（１）　＋（ＧＩＩｌｌ　＋Ｇ■
）・Ｙｚｌ（４）　　２＜ｉ＜１４．３１＜ｊ≦旧）＋
１（ただしｉ＝２を除く）のとき、 （ｉ）　　　　　　（ｊ−Ｄ Ｘｙｊ　−ＧＳｏ　Ｙｚ５１　　　＋Ｇ■　・ＹＪ）’
Ｉｆｔ）十Ｇｎ　’Ｙｚｊ−１１（ｉ）＋（ＧＩＩｌ＋
Ｇ■）・ｙ。

（５）　　２りｉ：＜１４　、　Ｉ［１（１）＋２＜ｊ
≦ＩＶ（ｉ）−１−１のとき、Ｘｙ（ｊ）＝ＧＳ−Ｙｚ
ｘ１　　＋ＧＩ’ＹｚＪ−１（ｉ）十Ｇ、・Ｙｚ（ｊ　
−１１ｔ’（１）　十Ｇｍ　　・Ｙ昌−％）（ｉ）→（
ジ■・Ｙ↓七１）（６）　　２＜ｉ：Ｓ；１４　、　Ｉ
Ｖ（ｉ）＋２＜ｊ≦６０のとき、（ｉ）− Ｘｙｊ　−ｑＩ　・Ｙｚｊ　＝１’（ｉ）＋（Ｇ８千Ｇ
Ｉ＋）　”ｚ’シ１Ｂ）（ｉ）＋０ｍ　”　Ｙｚ　ｊ　
−ｍ　（ｉ）　”ＩＶ　°Ｙｚ　ｊ−ｆＶ（ｉ）また、
１５５段目Ｌ＝１５）は、単精度演算で小数点以下２５
ビツト目（基本セルでみると５７ビツト目）を２４ビツ
ト目にカロえて丸めることに用い、倍精度では５６ビツ
ト目を５５ビツト目に加えることに用いるとすると、ｌ
’１５の接続論理式ｔｄ次のようになる。

（１）　　ｉ　＝　１５　、１＜；：　ｊ＜：１４のと
き、（ｉｓ）　　□ Ｘｙｊ−＝（Ｇｙ・ＧＲ）・、、（＋４）（２）　　ｉ
　＝　１５　、１５＜ｊ＜：２８のとき、（１５シ ｘ、　　（（Ｇｓ　＋　Ｇｒ）　・Ｙｚ（］１４）１３
　＋　（ＧＩＩ＋Ｇ■＋Ｇ■）・ＹＳ４））・（Ｇｙ・
ＧＲ）（３）　　ｉ、＝１５，２９くｊく３０のとき、
（１５） Ｘｙ　ｊ　＝　（（Ｇｓ　＋ＧＮ　）　’　Ｙｚ（ｊｌ
′２Ｂ　十ＧＩＩ　’　ＹｚＴ’−２７＋（Ｇｍ　＋　
ＧＩＶ　）ＹＺ２４））　（［□）（４）　　１＝１５
．３１＜ｊ＜：４２のとき、（１５）　　　　　（１４
） Ｘｙｊ　＝　（ｃｌ・Ｙｚ　ｊ　−１３十ＧＩｔ・７片
）−２７＋（Ｇ＋＋＋＋Ｇ＋ｖ）　・Ｙｚ、＋Ｇｓ−ｙ
、５胃）（１４） ・（Ｇ８＋ＧＩＶ）・ＧＲ （５）　　１＝１５．４２＜：ｊく５７（ｊ二５５．５
６を除く）のとき、 （＋５）　　　　　（１４） Ｘｙｊ　−（Ｇｒ　”　ＹＺｊ　−１！＋＋Ｇｌｌ　’
　Ｙｚ’ｊ４）−２７（＋４）　　　　　（１４） 十Ｇ［−Ｙ２ｊ−４，＋Ｇ■−Ｙ、、１＋Ｇｓ−Ｙ、”
、’％））−（Ｇｓ十Ｇｙ）　−Ｇ。

（６）　　ｉ　＝１５　、　ｊ＝５５のとき、（＋５）
　　　　　　（１４） Ｘｙ５５　””　Ｇ■’　ＧＲ’　ｚｓ６（＋５）− Ｘｙ５６　−Ｇｓ・ＧＲ’　７５（７１４）（８）　　
１＝１５．５８＜ｊ＜６０のとき、ｄｊ１５）＝　（Ｇ
ｌ　・Ｙｚ（ｊ乏’１ｓ＋（Ｇｓ」ＧＢ　）・Ｙｚ（当
ｙ＋ＧＩＩｌ−Ｙｚ　ｊ−４１＋　Ｇｙ　・Ｙｊｊ：５
６　）（１４） ！−光１ＦＧＲ 一方、第３図中の〔Ｙ〕では、ｙ、；ｘ）とｙｙ（、ｘ
）はそ（ｉ）　　　　　（ｉ） れぞれ［Ｘ］のＸｘｊとＸｙｊのＸとｙをそれぞれ入れ
かえたものであるために、上記Ｃｘｌ　Ｋついての接続
論理式がすべて適用される。

第３図中の〔Ｖ〕ではデータをシフトする代りに、メモ
リ５θから読出される定数データとの加減算が各段で行
なわれる。したがって、まず、（ｉ） Ｖｘ　ｊＫ　ｉｊ：　前段ノ出力Ｖｚ′Ｊｉ−’　％”
　ソＯ’Ｊ　”！接続され、（ｉ） ＶｙｊにはメモＩＪ　５０からの定数データが接続され
る。ただし１５段目（ｉ　＝　１．５　）では次式のよ
うになる。

ｆｌ）　　１くｊく３０のとき、 晴５）−６９，４ｊ１５）＋Ｇ８．嶋１５）ｆ２）　　
３１＜Ｋ：６０　（ｊ＝５５．５６は除く）のとき、晴
５）−（産前）・−（ｊｉ５） （３１ｊ＝５５のとき、 Ｖｙｓ（ｓ”）＝　（ＧＡ詳司り０ｍ５（−５）十ＧＩ
ｖ、２５（）４）（４）　　　ｊ＝５６のとき、 なお、上記（１）から（４）において青）はメモＩＪ　
５０から読出される定数データを示す。なお、メモリ５
０から各段へどのデータを読み出すかの選択は計算する
関数に応じて予め決まるので、メモリへのアクセス時間
によって、計算時間が遅くなるということはない。

次に基本セルＸｉｊ　、　Ｙｉｊ　、　Ｖｉｊの制御信
号Ａ。

Ｔ、（信号Ａは実際には反転されて各セルに供給される
）加算データＳ１桁上げ入力および出力データＣ１＊Ｃ
□をそれぞれα（７）、α♀）、α５（））。

α自（ｊ）、αｃｏＬ、ｉ）　ｃαはｘ、ｙ、ｖのいず
れか１つ）とする。なお、〔Ｘ：）　、　［Ｙ：］　、
　ｃｖ〕の各一段では、すべての基本セルは加算、減算
、通過のいずれか１つの機能操作を選択するもので、制
御信号課とαすゝにおいてビットｊの指定は省略しであ
る。そして前記制御信号発生回路６θけ、各関数および
計算範囲の変換時の乗算に応じて、第６図に示すような
値の制御信号α）ｔ＋１）α９）をそれぞれ発生する。

たとえば対数関数ｔｎを計算する場合に制御信号発生回
路６０は、〔Ｘ〕の（１−４−１）段目への制御信号ｘ
ｆ　ｌ−Ｈ）として１１″′しくルを設定出力し、ある
いは平方根１／？を計算する場合にはＸＪｉ＋１）とし
て［Ｙ］の１段１ビツト目からの加算データ５（ＹＳ（
１Ｎ））と等しく設定することを意味する。たとえば、
この制御信号発生回路ｊｔＪ’−において式ゝを設定す
る回路部分の論理式は次のようになる。

（Ｉｌ　　１くｔ＜Ｉｓのとき、 ＸＡＡｉ）＝ＦＬ十ＦＥ＋ＦＲ’ＹＳ（１’−１）＋Ｆ
Ｂ　−ＶＳ賢１）十ＦＡ−Ｙ話’−１）＋　Ｆ’、、−
ｖ鱈ト１）（２１ｔ＝１のとき、 ＸＡ’Ｎ　’＝　Ｇｒ、　（Ｆ　Ｌ十Ｆ７に＋ＦＲ−Ｙ
Ｓ’１１５）−４−Ｆ　ｓ　−ＶＳ’＋”　）＋ＦＡ・
ＹＳＩ”５）＋ＦＨ−Ｖｉ１５））−）Ｇｓ（ＦＬ＋Ｆ
Ｅ十Ｆｎ−ＹＳ’１”十ＦＢ　−ＶＳ’１”＋ＦＡ　−
Ｙｌ？　’＋ＦＢ　・Ｖｌｐ’）＋３＋　　２くｉ／１
５のとき、 ＸＡ’ｊ）＝　Ｇ、　（Ｆ、＋ＦＥ＋Ｆ’Ｒ−ＹＳ３（
１’−’＋Ｆ’、　−ｖｓ３（と１）−１−ＦＡ−ＶＳ
５９−”＋Ｆ、・ＶＳ３（＋’−１））司１１（Ｆｌ。

十Ｆ　ｚ＋ＦＢ　−ｙｓ’、’−”＋Ｆ’ｓ　＊　ＶＳ
（１’　−”＋ＦＡ　−ＹＳ　Ｐ−リ＋ＦＨ−都ｔ−１
）） ここでＸＡ！、Ｉ）、　ＸＡ９）　、、単精度計算で６
０ビツトを上位と下位に分割したときの上位３０ビツト
と下位３０ビツトの共通制御信号Ａを意味する。また、
第６図中に示す各制御信号Ｆ１．　＊　ＦＥ　＋ＦＢ　
、　ＦＢ　、　Ｆ）、　、　ＦＨは、計算する関数に対
応していずれか１つが図示しない制御回路で″′１＃レ
ベルに設定される。

また〔Ｘ〕、　［Ｙｌ］　、　（Ｖ：］において各基本
セル相互の（１） 桁上げ入力データαＣ１ｊおよび桁上げ出力データαｃ
ｏ（７）の接続論理式は次のように表わされる。

（１）　　１＜１＜１５　、１＜ｊ＜１６０　（ただし
ｊ（３０，６０）のとき、 （ｉ）　　　ｆｉ） αＣＩｊ−αＣＯｊ＋１ ！２１　１＜ｉ＜１５　、　ｊ＝３０のとき、αＣＩ３
’（り一αＡｊ）−Ｇ　Ｂ−＋−ｄＣ官’５１　・ＧＢ
（３）　　１＜１ｍ”ｉく１５．ｊ＝６０のとき、この
ような構成によれば、計算すべき関数の種類に応じて前
記第６図中の制御信号ＦＬ　ｓ　Ｆｙ２　ｅＦＲ＊　Ｆ
ｓ＊　ＦＡ　ｈ　ＦＨを、また基本セルの使い方に対応
して前記制御信号Ｇ８ｈ　Ｇｌ　ｓ　Ｇｌｌ　＃　ｃｌ
＋Ｉ　ｓ　ＧＩＶ　ｓ　ＧＲをそれぞれ設定し、さらに
［Ｘ］　、　［Ｙ］　、　［Ｖ］にそれぞれ入力データ
を供給し、かつメモリ５０から必要な定数データを読出
して００の各段に供給する。これＫより、前記第２図中
の各漸化式に基づき各関数値が［Ｘ］　、　ＣＹＩ　、
　ＣＶ〕で算出されることになる。なお、第４図（０に
示すように倍精度で計算を行なう場合には、１回毎の計
算結果をいったんラッチでラッチしておき、再び（Ｘ］
、［Ｙ）　。

［Ｖ’ｌｌの１段目に供給して次の計算を行なうことに
なる。

第３図に示すような構成の関数演算回路を用いて任意デ
〜りの演算が可能な関数演算回路を構成したものが第７
図に示す回路である。仁の関数演算回路は、入出力レジ
スタＲＸ、ＢＹ。

演算数変換／正規化回路Ｊ　００．前記第３図に示すよ
うな関数演算回路２００、信号処理回路ＳＩＧ、入出力
／？スＢＵＳＡ、　ＢＵＳＢ　、　ＢＵＳｃおよび図示
しない制御回路を備えている。

入出力レジスタＲＸ、ＲＹは倍長浮動小数点数を入れる
レジスタであシ、それぞれ符号、指数、仮数の３部分よ
りなっている。−゛そして上記両しゾスタＲＸ　、ＲＹ
の仮数部の内容には、ビット追加回路ＡＰをそれぞれ通
して、符号（”０”レベル）、１の桁（”０”レベル）
および暗黙の小数点第１位（１，）の３ビツトがその上
位につけ加えられる。演算数変換／正規化回路１θＯは
加算器ＡＤＤ　、シフタ別（Ｆ　、レジスタＤ１．Ｄ２
゜Ａｓ　、　ＲＣ、Ｒ８、デコーダ（図示せず）および
桁計数回路ＭＳＤなどで構成されている。そしてこの演
算数変換／正規化回路１０θでは、入カレゾスタＲＸ、
ＲＹからのデータが関数演算回路２００で計算可能な値
の範囲に変換される。

この変換には加算、シフトの他に乗算が必要であるが、
乗算は関数演算回路２００で行なっている。そしてこの
演算数変換／正規化回路１００で変換されたデータの仮
数部が関数演算回路２００に供給される。関数演算回路
２００は前記のように３つのアレイ回路２０．３０，４
０゜（（Ｘ〕、　［Ｙ）　、　〔Ｖ）　）を備え、繰り
返し使用のために入出力側にラッチＬがそれぞれ設けら
れる。関数演算回路２００からの計算結果は、上記演算
数変換／正規化回路１θ０内のし・ゾスタＤＩ。

Ｄ２に入れられ、桁計数回路ＭＳＤで最上位の１の位置
が調べられて正規化され、出力のために再び入出力レジ
スタＲＸ　、ＲＹに入れられる。

一方、符号部は符号処理回路ＳＩＧで処理され、さらＫ
まだ指数部は演算数変換／正規化回路１θ０で計算され
る。そしてこれらの動作は制御回路のマイクロ命令によ
って制御される。上記関数演算回路２θ０以外の操作で
使用されるマイクロ命令のステップ数は１１（単精度逆
三角関数）〜２９（倍精度指数関数）であシ、また関数
演算回路２００の使用回数は単精度では１〜２回、倍精
度では６０段として１〜５回である。

第８図は第７図回路におｈて、入出力レシフスタＲＸ、
ＲＹに入力データが与えられてから結ＮＡＮＤゲート１
段分の遅延時間がＩｎｓ、１マイクロ命令ザイクルが５
Ｏｎｌｌｓであるとしている。

］ また第８図中のカッ湧内は関数演算回路２θ０の正味の
計算時間である。基本セルを規則的に配列しただけの桁
上げ伝搬形とした場合と、別に桁上げ先見回路を設は桁
上げ先見形とした場合とをくらべると、先見形の方が計
算時間は約１／２〜１１５になるが、回路の規則性が若
干悪くなるために素子数は９％程度増加する。一方、こ
の計算時間を従来のものと比較すると、従来のＡＬＵを
繰勺返し用いて計算を行なう場合のマイクロステップ数
は、対数関数では１６５ステツプ、指数関数では３１８
ステツプ、三角関数、逆三角関数および双曲線関数が６
１０〜６６２ステツプとなっており、仮に１マイクロ命
令サイクルを５０ｎｓｓとすると、それぞれ８．３μｓ
１数値を単純に比較することはできないが、これらの値
と第８図に示した値とを検討すると、桁上げ先見形加算
をするアレイ回路２θ、３０゜４０では少なくとも従来
よシも数倍ないし１桁程度の速度向上が可能であること
がわかる。

〔発明の効果〕

このようにこの発明によれば、初等関数を短時間で計算
することができる関数演算回路を提供することができる
。

【図面の簡単な説明】

第１図はこの発明回路で用いられる基本セルの回路図、
第２図は各初等関数の計算法をまとめて示す図、第３図
はこの発明に係る関数演算回路の一実施例のブロック構
成図、第４図は第３図中のアレイ回路の構成例を示す図
、第５図はアレイ回路〔Ｘ〕におけるデータのシフト−
賢をまとめて示す図、第６図は第３図中の制御信号発生
回路から出力される制御信号をまとめて示す図、第７図
は第３図に示す回路を用いて構成される任意データの演
算が可能な関数演算回路のブロック図、第８図は第７図
回路における演算時間をまとめて示す図である。 １１・・・全加算回路（Ｆ、Ａ）　、７２・・・排他的
論理和回路、１　ｓ　、　Ｚ　ｓ　、　１６−ＮＡＭＤ
’ｙ”−ト、１４−・・イアＡ−タ、ｚｏｈｓｏ、４ｏ
・・・アレイ回路ＩＴＸ）、［：Ｙ″１．ｃＶ］）、５
０−、ｊ　モＩＪ、６０−・・制御信号発生回路、１０
０・・・演算数変換／正規化回路、２００・−・関数演
算回路、ＲＸ、ＲＹ・・・入出力レジスタ、ＡＰ・・・
ピント追加回路、ＡＤＤ・・・加算器、ＳＨＦ・・・シ
フタ、ＤＩ　、Ｄ、？、ＡＳ、ＲＣ，ＲＣ・・・レジス
タ、ＭＳＤ・・・桁計数回路、Ｓ工Ｇ・・・符号処理回
路、Ｌ・・・ラッチ。 出願人代理人　　弁理士　鈴　江　武　彦第１図 ｘ 第３図 ｋ　　　、、、、　　　−一、、、、−、−、、−、、
−−−ノ出力′７′−７２ 第４図 （Ａ） （Ｂ）　　　　　　（Ｃ） 第５図 第６図

Claims (4)

【特許請求の範囲】
1. （１）２つの入力１ビツトデータどうしの加算。 減算および一方の入力データの通過の３種類の機能を持
   ち、これら３種類の機能が２ビツトの制御信号に基づい
   て選択される基本セルを複数個用いて少なくとも１つの
   アレイ回路を構成し、上記２ビツトの制御信号の値の設
   定を変えるこ値 とによシ、収束算法を用いて実行可能な初等関数の値を
   上記アレイ回路で算出するように構成したことを特徴と
   する関数演算回路。
2. （２）２つの入力１ビツトデータどうしの加算。 減算および一方の入力データの通過の３種類の機能を持
   ち、これら３種類の機能が２ビツトの制御信号に基づい
   て選択される基本セルを複数個１列に配列して１段分を
   構成しかつこれを複数段分設けてそれぞれ構成される第
   １、第２、＼第３のプレイ回路と、上記第１、第２、第
   ３のアレイ回路に初期データを入力する手段と、上記第
   １のプレイ回路内の各段に配列された基本セルからの出
   力データを上記第２のアレイ回路内の対応する段よりも
   １段後段に配列された基本セルに１つの入力データとし
   て選択供給する手段と、上記第２のアレイ回路内の各段
   に配列された基本セルからの出力データを上記第１のア
   レイ回路内の対応する段よシも１段後段に配列された基
   本セルに１つの入力データとして選択供給する手段と、
   収束算法を用いて実行可能な初等関数の種類に応じて、
   上記第１、第２、第３の７１７４回路内の各段の基本セ
   ルに供給すべき前記２ビツトの制御信号の値を設定する
   手段とを具備し、第１、第２、第３のアレイ回路のうち
   少なくとも１つの回路の最終段からの出力データを算出
   すべき関数の値とするようにしたことを特徴とする関数
   演算回路。
3. （３）前記収束算法を用いて実行可能な初等関数が、対
   数、指数、平方根、三角、逆三角および双曲線のうちの
   いずれか１つである特許請求の範囲第１項あるいは第２
   項いずれかに記載の関数演算回路。
4. （４）　　前記基本セルは、２つの入力１ビツトデータ
   の一方と２ビツトの制御信号の一方との排他的論理和を
   得る排他的論理和回路と、この排他的論理和回路の出力
   および入力ビットデータの他方との加算を行なう全加算
   回路と、他方の制御信号に応じて入力ビットデータの他
   方および上記全加算回路の出力のいずれか一方を出力デ
   ータとして選択出力するデート回路とを備えてｂる特許
   請求の範囲第１項あるいは第２項いずれかに記載の関数
   演算回路。