JPS6330632B2 - - Google Patents
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- JPS6330632B2 JPS6330632B2 JP57163423A JP16342382A JPS6330632B2 JP S6330632 B2 JPS6330632 B2 JP S6330632B2 JP 57163423 A JP57163423 A JP 57163423A JP 16342382 A JP16342382 A JP 16342382A JP S6330632 B2 JPS6330632 B2 JP S6330632B2
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- Japan
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- ram
- bit
- mode
- cpu
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- 238000010586 diagram Methods 0.000 description 13
- 238000006243 chemical reaction Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 1
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- 238000013507 mapping Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はCRT表示装置に設けられるビデオ
RAMの書込み制御方式に関する。
RAMの書込み制御方式に関する。
パーソナルコンピユータの機能は近年著しい向
上を示しており、低価格で高密度グラフイツク機
能を備え、更には漢字表示機能をも持つに至つ
た。しかしながらこれら機能の拡充に伴つて
CPUにかかる処理負担は増々大きくなり、特に
漢字の表示処理においてはパターンの書込みに多
くの処理時間が費されることから漢字表示速度が
非常に遅いという問題が生じていた。これを解決
して漢字の表示処理速度を上げるには、漢字パタ
ーン書込み時におけるCPUの負担を軽減すれば
よい。しかし従来では、ビデオRAM以下Ｖ―
RAMと称す）への書込みが水平方向にのみ連続
アクセス可能となつており、垂直方向への連続ア
クセス（例えば漢字パターンの書込み）は、表示
位置とＶ―RAMのアドレスとの対応関係によ
り、バイト毎に演算して書込みアドレスを求め、
そのアドレスをもとに行なわなければならないこ
とから、多くの時間を要していた。従つて従来で
は、漢字パターンの書込み処理には多くの時間が
費され、漢字表示の高速化を計る上で大きな障害
となつていた。
上を示しており、低価格で高密度グラフイツク機
能を備え、更には漢字表示機能をも持つに至つ
た。しかしながらこれら機能の拡充に伴つて
CPUにかかる処理負担は増々大きくなり、特に
漢字の表示処理においてはパターンの書込みに多
くの処理時間が費されることから漢字表示速度が
非常に遅いという問題が生じていた。これを解決
して漢字の表示処理速度を上げるには、漢字パタ
ーン書込み時におけるCPUの負担を軽減すれば
よい。しかし従来では、ビデオRAM以下Ｖ―
RAMと称す）への書込みが水平方向にのみ連続
アクセス可能となつており、垂直方向への連続ア
クセス（例えば漢字パターンの書込み）は、表示
位置とＶ―RAMのアドレスとの対応関係によ
り、バイト毎に演算して書込みアドレスを求め、
そのアドレスをもとに行なわなければならないこ
とから、多くの時間を要していた。従つて従来で
は、漢字パターンの書込み処理には多くの時間が
費され、漢字表示の高速化を計る上で大きな障害
となつていた。
ここで第１図乃至第３図を参照して、従来の垂
直方向への書込み制御手段をより具体的に説明す
る。第１図はCRT制御系の構成を示すブロツク
図である。CRT表示回路２０に設けられたＶ―
RAM２１へのアドレツシングはアドレスセレク
タ（ADR―SEL）２３のビツト配列により定ま
る。このビツト配列は第２図に示される如く、
CRTコントローラ（以下CRT―Ｃと称す）２２
のアドレス（MA）、及びCPU１０からのプロセ
ツサアドレス（PA）が、共に一端（図示右側）
を最下位ビツト（LSB）とし、他端（図示左側）
へ向うに従つて順次大きな桁値となるように配列
されている。アドレスセレクタ２３はタイミン
グ・ゲートコントロール部（TIM・Ｇ―CTL）
２４より出力される選択信号にもとづいて、
CRT―Ｃ２２からのアドレス（MA）又はCPU
１０からのプロセツサアドレス（PA）を選択し
出力する。尚、図中、２５はＶ―RAM２１の書
込み、読出しデータを貯えるデータバツフア
（DATA―BUF）、２６はＶ―RAMより読出さ
れた表示データをビツトシリアルのビデオ信号
（VID）として出力するシフトレジスタ（SHF）、
３０はCPUバスである。第３図はCRT表示画面
及びその一部を拡大して示す図である。例えば画
面の仕様を横80桁（640ドツト）、縦200本（200ド
ツト）とすると、この画面の全ドツトをオン・オ
フさせるのに必要なＶ―RAM２１のメモリ容量
は80×200＝16000（16キロバイト）である。今、
画面のスタートアドレス（ホームポジシヨン）を
０番地とすると、ｎライン上のｍバイト目の番地
は、80×ｎ＋ｍ−１となる。これをｌとして表わ
し、この番地を中心として隣接するエリアのメモ
リ番地は、拡大した部分の様に並んでいる。これ
により、これらのアドレスは、横方向に連続して
並び、縦方向には80ずつ飛んでいることがわか
る。
直方向への書込み制御手段をより具体的に説明す
る。第１図はCRT制御系の構成を示すブロツク
図である。CRT表示回路２０に設けられたＶ―
RAM２１へのアドレツシングはアドレスセレク
タ（ADR―SEL）２３のビツト配列により定ま
る。このビツト配列は第２図に示される如く、
CRTコントローラ（以下CRT―Ｃと称す）２２
のアドレス（MA）、及びCPU１０からのプロセ
ツサアドレス（PA）が、共に一端（図示右側）
を最下位ビツト（LSB）とし、他端（図示左側）
へ向うに従つて順次大きな桁値となるように配列
されている。アドレスセレクタ２３はタイミン
グ・ゲートコントロール部（TIM・Ｇ―CTL）
２４より出力される選択信号にもとづいて、
CRT―Ｃ２２からのアドレス（MA）又はCPU
１０からのプロセツサアドレス（PA）を選択し
出力する。尚、図中、２５はＶ―RAM２１の書
込み、読出しデータを貯えるデータバツフア
（DATA―BUF）、２６はＶ―RAMより読出さ
れた表示データをビツトシリアルのビデオ信号
（VID）として出力するシフトレジスタ（SHF）、
３０はCPUバスである。第３図はCRT表示画面
及びその一部を拡大して示す図である。例えば画
面の仕様を横80桁（640ドツト）、縦200本（200ド
ツト）とすると、この画面の全ドツトをオン・オ
フさせるのに必要なＶ―RAM２１のメモリ容量
は80×200＝16000（16キロバイト）である。今、
画面のスタートアドレス（ホームポジシヨン）を
０番地とすると、ｎライン上のｍバイト目の番地
は、80×ｎ＋ｍ−１となる。これをｌとして表わ
し、この番地を中心として隣接するエリアのメモ
リ番地は、拡大した部分の様に並んでいる。これ
により、これらのアドレスは、横方向に連続して
並び、縦方向には80ずつ飛んでいることがわか
る。
従つて例えば横方向にラインを引く場合は、ス
タートポイントの計算を１回行ない、後は連続
（横方向）書込みを行なえばよい。しかし、漢字
の如く縦方向へ書込む場合は、バイト毎に番地の
計算を行なう必要があり、書込み処理に多くの時
間を要する。更に連続書込み機能（ストリング命
令、ブロツク転送等）が存在してもこれを役立て
ることができない。
タートポイントの計算を１回行ない、後は連続
（横方向）書込みを行なえばよい。しかし、漢字
の如く縦方向へ書込む場合は、バイト毎に番地の
計算を行なう必要があり、書込み処理に多くの時
間を要する。更に連続書込み機能（ストリング命
令、ブロツク転送等）が存在してもこれを役立て
ることができない。
このように、従来では、漢字パターンの如く、
縦方向に書込みを行なう際、高速書込みができ
ず、従つて漢字表示速度は遅くなり、更に、連続
書込みの機能を有していても、これを縦方向の書
込みに用いることができない等、種々の問題が生
じていた。
縦方向に書込みを行なう際、高速書込みができ
ず、従つて漢字表示速度は遅くなり、更に、連続
書込みの機能を有していても、これを縦方向の書
込みに用いることができない等、種々の問題が生
じていた。
本発明は上記実情に鑑みなされたもので、水平
方向、垂直方向の何れへも任意選択的に連続書込
みが可能であり、これにより、CPUからのビデ
オRAMアクセスの高速化を容易に実現でき、漢
字を含む各種パターンの表示速度を大幅に改善す
ることのできるビデオRAM書込み制御方式を提
供することを目的とする。
方向、垂直方向の何れへも任意選択的に連続書込
みが可能であり、これにより、CPUからのビデ
オRAMアクセスの高速化を容易に実現でき、漢
字を含む各種パターンの表示速度を大幅に改善す
ることのできるビデオRAM書込み制御方式を提
供することを目的とする。
本発明は、ビデオRAMをアクセスするための
CPUアドレスと画面リフレツシユのアドレスと
の対応付けを考慮することによつてCPUの連続
アドレスによる垂直方向への連続書込みを可能と
したものである。即ち、本発明においては、ビデ
オRAMの記憶エリア表示１行分のラスタ数をも
つて複数の表示エリアに区分する。又、CPUア
ドレスのビツト配列順序を選択的に入れ換えるア
ドレス変換手段を設ける。そして、上記アドレス
変換手段によるビツト入れ換え操作により、画面
リフレツシユアドレスのラスタアドレスビツトと
CPUアドレスの下位相当ビツトとをビツト配列
上において対応付け、CPUアドレスが一つ増加
した場合、これが表示リフレツシユの次のラスタ
アドレスに相当するようにしたもので、これによ
り、水平方向はもとより、垂直方向への連続書込
みを可能としたものである。
CPUアドレスと画面リフレツシユのアドレスと
の対応付けを考慮することによつてCPUの連続
アドレスによる垂直方向への連続書込みを可能と
したものである。即ち、本発明においては、ビデ
オRAMの記憶エリア表示１行分のラスタ数をも
つて複数の表示エリアに区分する。又、CPUア
ドレスのビツト配列順序を選択的に入れ換えるア
ドレス変換手段を設ける。そして、上記アドレス
変換手段によるビツト入れ換え操作により、画面
リフレツシユアドレスのラスタアドレスビツトと
CPUアドレスの下位相当ビツトとをビツト配列
上において対応付け、CPUアドレスが一つ増加
した場合、これが表示リフレツシユの次のラスタ
アドレスに相当するようにしたもので、これによ
り、水平方向はもとより、垂直方向への連続書込
みを可能としたものである。
以下図面を参照して本発明における実施例を説
明する。先ず、第４図乃至第１４図を参照して一
実施例を説明する。第４図は一実施例における
CRT制御系の構成を示すブロツク図であり、図
中、第１図と同一部分には同一符号を付してその
説明を省略する。第４図に示す構成が上記第１図
に示す構成と特に異なるところは、CPU１０か
らのアドレス即ちプロセツサアドレス（PA）を
アドレス変換部（ADR―CNV）２７を経てアド
レスセレクタ２３に供給している。更にアドレス
変換部２７には、タイミング・ゲートコントロー
ル部２４より出力されるモード選択信号
（MODE）が供給される。そしてこのモード選択
信号（MODE）の内容（“０”；グラフイツクモ
ード、“１”；漢字パターンモード）に従い、アド
レス変換部２７は、所定のビツト入れ換えを行な
つた変換後のアドレス（MODE＝“１”の際）、
又はビツト入れ換えを行なわないスルーモードの
アドレス（MODE＝“０”の際）を選択的に出力
する。この際の各ビツト配列は後述する。ここ
で、上記アドレス変換部２７は、アドレスセレク
タ２３と同様に、通常のセレクタ回路（マルチプ
レクサ）により構成され、又、モード選択信号
（MODE）の発生手段は、CPU１０からセツト、
リセツト可能なレジスタを１ビツト分、上記タイ
ミング・ゲートコントロール部２４に設けること
によつて実現できる。
明する。先ず、第４図乃至第１４図を参照して一
実施例を説明する。第４図は一実施例における
CRT制御系の構成を示すブロツク図であり、図
中、第１図と同一部分には同一符号を付してその
説明を省略する。第４図に示す構成が上記第１図
に示す構成と特に異なるところは、CPU１０か
らのアドレス即ちプロセツサアドレス（PA）を
アドレス変換部（ADR―CNV）２７を経てアド
レスセレクタ２３に供給している。更にアドレス
変換部２７には、タイミング・ゲートコントロー
ル部２４より出力されるモード選択信号
（MODE）が供給される。そしてこのモード選択
信号（MODE）の内容（“０”；グラフイツクモ
ード、“１”；漢字パターンモード）に従い、アド
レス変換部２７は、所定のビツト入れ換えを行な
つた変換後のアドレス（MODE＝“１”の際）、
又はビツト入れ換えを行なわないスルーモードの
アドレス（MODE＝“０”の際）を選択的に出力
する。この際の各ビツト配列は後述する。ここ
で、上記アドレス変換部２７は、アドレスセレク
タ２３と同様に、通常のセレクタ回路（マルチプ
レクサ）により構成され、又、モード選択信号
（MODE）の発生手段は、CPU１０からセツト、
リセツト可能なレジスタを１ビツト分、上記タイ
ミング・ゲートコントロール部２４に設けること
によつて実現できる。
又、Ｖ―RAM２１は、第５図に示す如く、ラ
スタに対応させ、ラスタ毎の表示エリアに分割し
たメモリマツピング構成とする。このようにする
には、第６図に示す如く、CRT―Ｃ２２から発
生されるＶ―RAMアクセスのためのアドレス
（MA）の上位３ビツトにラスタアドレスを持つ
てくればよい。これによりＶ―RAM２１のアド
レスマツプは第５図の如くとなる。一方、CPU
１０より出力されたＶ―RAMアクセスのための
アドレス即ちプロセツサアドレス（PA）は上記
アドレス変換部２７のビツト入れ換えによつて、
第７図に示す如く、下位３ビツトが上位３ビツト
に移し換えられ、下位３ビツト目が最上位ビツト
に位置したビツト配列となる。この際の第７図に
示すビツト配列を上記第６図のビツト配列と比較
すると、ラスタアドレス（RA）の３ビツト
（RA2,1,0）とプロセツサアドレス（PA）の移し
換えられた３ビツト（PA2,1,0）とが対応してお
り、従つてCPU１０のプロセツサアドレス
（PA）が一つ増加した場合は、CRT―Ｃ２２の
アドレス（MA，RA）では次のRAの番地に相当
することになり、縦方向８バイトが連続アドレス
可能となることがわかる。第８図はここで述べた
ビツトの入れ換えをアドレス変換部２７で行なう
際のビツト配列を示したもので、このアドレス変
換部２７を経たアドレス（PB）がアドレスセレ
クタ２３に導かれる。この際、アドレス変換部２
３より出力されるアドレス（PB）の選択は、上
記したモード選択信号（MODE）により行なわ
れる。このモード選択信号（MODE）は“０”
の際に通常のグラフイツクモードを示し、“１”
の際に漢字パターンモードを示すもので、通常は
MODE＝“０”となつていて、プロセツサアドレ
ス（PA）がそのままのビツト配列でアドレス
（PB）として出力され、MODE＝“１”の際に上
記したようなビツト入れ換え後のアドレスがPB
として選択出力される。第９図はアドレスセレク
タ２３における選択対象となる各アドレスのビツ
ト配列を示している。このアドレスセレクタ２３
で選択されたアドレス（CRT―Ｃ２２からのア
ドレス（MA，RA）、又はアドレス変換部２７か
らのアドレス（PB））がＶ―RAMアクセス用の
アドレス（VR，AD）としてＶ―RAM２１に供
給される。
スタに対応させ、ラスタ毎の表示エリアに分割し
たメモリマツピング構成とする。このようにする
には、第６図に示す如く、CRT―Ｃ２２から発
生されるＶ―RAMアクセスのためのアドレス
（MA）の上位３ビツトにラスタアドレスを持つ
てくればよい。これによりＶ―RAM２１のアド
レスマツプは第５図の如くとなる。一方、CPU
１０より出力されたＶ―RAMアクセスのための
アドレス即ちプロセツサアドレス（PA）は上記
アドレス変換部２７のビツト入れ換えによつて、
第７図に示す如く、下位３ビツトが上位３ビツト
に移し換えられ、下位３ビツト目が最上位ビツト
に位置したビツト配列となる。この際の第７図に
示すビツト配列を上記第６図のビツト配列と比較
すると、ラスタアドレス（RA）の３ビツト
（RA2,1,0）とプロセツサアドレス（PA）の移し
換えられた３ビツト（PA2,1,0）とが対応してお
り、従つてCPU１０のプロセツサアドレス
（PA）が一つ増加した場合は、CRT―Ｃ２２の
アドレス（MA，RA）では次のRAの番地に相当
することになり、縦方向８バイトが連続アドレス
可能となることがわかる。第８図はここで述べた
ビツトの入れ換えをアドレス変換部２７で行なう
際のビツト配列を示したもので、このアドレス変
換部２７を経たアドレス（PB）がアドレスセレ
クタ２３に導かれる。この際、アドレス変換部２
３より出力されるアドレス（PB）の選択は、上
記したモード選択信号（MODE）により行なわ
れる。このモード選択信号（MODE）は“０”
の際に通常のグラフイツクモードを示し、“１”
の際に漢字パターンモードを示すもので、通常は
MODE＝“０”となつていて、プロセツサアドレ
ス（PA）がそのままのビツト配列でアドレス
（PB）として出力され、MODE＝“１”の際に上
記したようなビツト入れ換え後のアドレスがPB
として選択出力される。第９図はアドレスセレク
タ２３における選択対象となる各アドレスのビツ
ト配列を示している。このアドレスセレクタ２３
で選択されたアドレス（CRT―Ｃ２２からのア
ドレス（MA，RA）、又はアドレス変換部２７か
らのアドレス（PB））がＶ―RAMアクセス用の
アドレス（VR，AD）としてＶ―RAM２１に供
給される。
第１０図、及び第１１図は、グラフイツクモー
ドの際のアドレスセレクタ２３上におけるアドレ
スのビツト配列と表示画面の対応を示している。
ここでは第１０図に示す如くアドレスの最下位ビ
ツト（LSB）が右端にあるので、番地の順番は
第１１図の拡大部分に示される如く横方向に連続
であり、縦方向には2kバイトずつ飛んだ番地と
なつている。
ドの際のアドレスセレクタ２３上におけるアドレ
スのビツト配列と表示画面の対応を示している。
ここでは第１０図に示す如くアドレスの最下位ビ
ツト（LSB）が右端にあるので、番地の順番は
第１１図の拡大部分に示される如く横方向に連続
であり、縦方向には2kバイトずつ飛んだ番地と
なつている。
第１２図、及び第１３図は、漢字パターンモー
ドの際のアドレスセレクタ２３上におけるアドレ
スのビツト配列と表示画面の対応を示している。
ここではプロセツサアドレス（PA）の下位３ビ
ツトがラスタアドレス（RA）に一致しているの
で、縦方向に連続した番地としてみえる。このモ
ードで、ｌより16バイト連続に書込み、更にｌ＋
640より16バイト連続に書込めば、16×16ドツト
の漢字パターンが連続して高速に書込まれること
になる。第１４図は上記した漢字パターンモード
時におけるCPU側からみたCRT―Ｃ２２による
アクセス時のビツト配列を示す図である。画面
上、ラスタアドレス（RA）の増える方向に連続
であることがわかる。
ドの際のアドレスセレクタ２３上におけるアドレ
スのビツト配列と表示画面の対応を示している。
ここではプロセツサアドレス（PA）の下位３ビ
ツトがラスタアドレス（RA）に一致しているの
で、縦方向に連続した番地としてみえる。このモ
ードで、ｌより16バイト連続に書込み、更にｌ＋
640より16バイト連続に書込めば、16×16ドツト
の漢字パターンが連続して高速に書込まれること
になる。第１４図は上記した漢字パターンモード
時におけるCPU側からみたCRT―Ｃ２２による
アクセス時のビツト配列を示す図である。画面
上、ラスタアドレス（RA）の増える方向に連続
であることがわかる。
上述したような書込み制御により、漢字パター
ン、及びグラフイツクパターン双方のＶ―RAM
２１への書込みを連続的に行なうことができ、か
つ、水平方向、垂直方向双方の各パターン書込み
に対してストリング命令、ブロツク転送命令等、
複数データを扱う命令が有効に利用できることか
ら、漢字を含む各種パターンの表示処理速度を大
幅に向上することができる。
ン、及びグラフイツクパターン双方のＶ―RAM
２１への書込みを連続的に行なうことができ、か
つ、水平方向、垂直方向双方の各パターン書込み
に対してストリング命令、ブロツク転送命令等、
複数データを扱う命令が有効に利用できることか
ら、漢字を含む各種パターンの表示処理速度を大
幅に向上することができる。
次に第１５図乃至第１９図を参照して本発明の
他の実施例を説明する。
他の実施例を説明する。
上記した一実施例では、ビツトの入れ替え時に
アドレスラインの全部を切換える必要があること
から、ハードウエア量を多く必要とする。そこ
で、第１３図、及び第１８図に示す例では、アド
レスラインの全部を切換えるのではなく、図示す
る如く、３ビツト←→３ビツトの入れ替えを行なつ
ている。但し、この場合、第１６図、第１７図、
第１８図に示すように、部分的に縦・横のアドレ
スが連続となり、アドレス計算をすべき場所が少
し増える。このように、ハードウエア量とCPU
１０の負荷の軽減は相対関係にある。そこで例え
ば第１９図に示す如く、64バイト毎の連続ブロツ
クを１つの単位とすることにより、アドレス計算
が容易となり、ハードウエア量も少なく、CPU
１０の負荷も軽減される。
アドレスラインの全部を切換える必要があること
から、ハードウエア量を多く必要とする。そこ
で、第１３図、及び第１８図に示す例では、アド
レスラインの全部を切換えるのではなく、図示す
る如く、３ビツト←→３ビツトの入れ替えを行なつ
ている。但し、この場合、第１６図、第１７図、
第１８図に示すように、部分的に縦・横のアドレ
スが連続となり、アドレス計算をすべき場所が少
し増える。このように、ハードウエア量とCPU
１０の負荷の軽減は相対関係にある。そこで例え
ば第１９図に示す如く、64バイト毎の連続ブロツ
クを１つの単位とすることにより、アドレス計算
が容易となり、ハードウエア量も少なく、CPU
１０の負荷も軽減される。
尚、上記した実施例では、ラスタ数を８本とし
て、分割、切換えを行なつたが、ラスタ数が16
本、４本等の場合においても同様の効果があり、
16本の場合は、16×16の漢字フオントを一つのス
トリング命令で書込むことができ、又、ラスタ数
を４本として分割、切換えを行なつた場合は１行
当り20ラスタとした場合に都合が良い。又、上記
した実施例ではＶ―RAM，Ｖ―RAM２１への
書込みについてのみ述べたが、Ｖ―RAM２１か
らの読出しに際しても同様の効果がある。
て、分割、切換えを行なつたが、ラスタ数が16
本、４本等の場合においても同様の効果があり、
16本の場合は、16×16の漢字フオントを一つのス
トリング命令で書込むことができ、又、ラスタ数
を４本として分割、切換えを行なつた場合は１行
当り20ラスタとした場合に都合が良い。又、上記
した実施例ではＶ―RAM，Ｖ―RAM２１への
書込みについてのみ述べたが、Ｖ―RAM２１か
らの読出しに際しても同様の効果がある。
以上詳述したように本発明によれば、ビデオ
RAMへの書込みを、水平方向、垂直方向へ任意
選択的に連続して行なうことができ、これにより
CPUからのビデオRAMのアクセスを高速化で
き、漢字を含む各種パターンの表示速度を大幅に
改善することのできるビデオRAM書込み制御方
式が提供できる。
RAMへの書込みを、水平方向、垂直方向へ任意
選択的に連続して行なうことができ、これにより
CPUからのビデオRAMのアクセスを高速化で
き、漢字を含む各種パターンの表示速度を大幅に
改善することのできるビデオRAM書込み制御方
式が提供できる。
第１図乃至第３図は従来のビデオRAM書込み
制御手段を説明するためのもので、第１図は
CRT制御系の構成を示すブロツク図、第２図は
上記第１図に示すアドレスセレクタ上のアドレス
ビツト配列を示す図、第３図はCRT表示画面及
びその一部のアドレスを拡大して示す図である。
第４図乃至第１４図は本発明の一実施例を説明す
るためのもので、第４図はCRT制御系の構成を
示すブロツク図、第５図はビデオRAMのアドレ
スマツプ、第６図乃至第１０図、第１２図、及び
第１４図はそれぞれ各部のアドレスビツト配列を
示す図、第１１図及び第１３図はそれぞれ表示画
面とCPUからみたビデオRAMのメモリ番地との
対応を示す図である。第１５乃至第１７図はそれ
ぞれ本発明の他の第１の実施例を説明するための
各部のアドレスビツト配列を示す図、第１８図及
び第１９図はそれぞれ本発明の他の第２の実施例
を説明するための各部のアドレスビツト配列を示
す図である。 １０…CPU、２１…ビデオRAM（Ｖ―RAM）、
２２…CRTコントローラ（CRT―Ｃ）、２３…
アドレスセレクタ、２４…タイミング・ゲートコ
ントロール部（TIM・Ｇ―CTL）、２５…データ
バツフア（DATA―BUF）、２６…シフトレジス
タ（SHF）、２７…アドレス変換部（ADR―
CNV）、MODE…モード選択信号。
制御手段を説明するためのもので、第１図は
CRT制御系の構成を示すブロツク図、第２図は
上記第１図に示すアドレスセレクタ上のアドレス
ビツト配列を示す図、第３図はCRT表示画面及
びその一部のアドレスを拡大して示す図である。
第４図乃至第１４図は本発明の一実施例を説明す
るためのもので、第４図はCRT制御系の構成を
示すブロツク図、第５図はビデオRAMのアドレ
スマツプ、第６図乃至第１０図、第１２図、及び
第１４図はそれぞれ各部のアドレスビツト配列を
示す図、第１１図及び第１３図はそれぞれ表示画
面とCPUからみたビデオRAMのメモリ番地との
対応を示す図である。第１５乃至第１７図はそれ
ぞれ本発明の他の第１の実施例を説明するための
各部のアドレスビツト配列を示す図、第１８図及
び第１９図はそれぞれ本発明の他の第２の実施例
を説明するための各部のアドレスビツト配列を示
す図である。 １０…CPU、２１…ビデオRAM（Ｖ―RAM）、
２２…CRTコントローラ（CRT―Ｃ）、２３…
アドレスセレクタ、２４…タイミング・ゲートコ
ントロール部（TIM・Ｇ―CTL）、２５…データ
バツフア（DATA―BUF）、２６…シフトレジス
タ（SHF）、２７…アドレス変換部（ADR―
CNV）、MODE…モード選択信号。
Claims (1)
- １ ラスタ単位で複数の表示エリアに区画された
ビデオRAMと、このビデオRAMのアドレス供
給部に設けられ、上位装置からのメモリアドレス
を受けて、そのアドレスのビツトを一部入替える
ビツト入替え手段、及びこのビツト入れ替え手段
を選択的に切換えるモード切換え手段とを具備
し、前記ビツト入替え手段を経たアドレスを用い
て前記ビデオRAMを書込み制御することを特徴
としたビデオRAM書込み制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57163423A JPS5952286A (ja) | 1982-09-20 | 1982-09-20 | ビデオｒａｍ書込み制御方式 |
| US06/867,425 US4870491A (en) | 1982-09-20 | 1986-05-15 | Display control apparatus for supplying display data to raster scanning type display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57163423A JPS5952286A (ja) | 1982-09-20 | 1982-09-20 | ビデオｒａｍ書込み制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5952286A JPS5952286A (ja) | 1984-03-26 |
| JPS6330632B2 true JPS6330632B2 (ja) | 1988-06-20 |
Family
ID=15773615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57163423A Granted JPS5952286A (ja) | 1982-09-20 | 1982-09-20 | ビデオｒａｍ書込み制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4870491A (ja) |
| JP (1) | JPS5952286A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61159686A (ja) * | 1985-01-07 | 1986-07-19 | 株式会社日立製作所 | 画像表示装置 |
| JPS61213890A (ja) * | 1985-03-20 | 1986-09-22 | 株式会社日立製作所 | 文字・図形表示装置 |
| US4755810A (en) * | 1985-04-05 | 1988-07-05 | Tektronix, Inc. | Frame buffer memory |
| JPH0786915B2 (ja) * | 1985-11-06 | 1995-09-20 | テキサス インスツルメンツ インコーポレイテッド | 画像処理装置 |
| JP2504413B2 (ja) * | 1986-04-09 | 1996-06-05 | 株式会社日立製作所 | 表示制御装置 |
| GB2202718B (en) * | 1987-03-27 | 1991-09-18 | Ibm | Display adapter |
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| JP2954589B2 (ja) * | 1987-08-28 | 1999-09-27 | 株式会社日立製作所 | 情報処理装置 |
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| US5319388A (en) * | 1992-06-22 | 1994-06-07 | Vlsi Technology, Inc. | VGA controlled having frame buffer memory arbitration and method therefor |
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| US9323654B2 (en) | 2013-07-17 | 2016-04-26 | Infineon Technologies Ag | Memory access using address bit permutation |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4052699A (en) * | 1976-06-30 | 1977-10-04 | International Business Machines Corporation | High speed real time image transformation |
| US4566002A (en) * | 1979-03-30 | 1986-01-21 | Canon Kabushiki Kaisha | Data output apparatus capable of rotating data output therefrom relative to data input thereto |
| JPS566866A (en) * | 1979-06-28 | 1981-01-24 | Tokyo Shibaura Electric Co | Packageetype electricity generation equipment |
| FR2480545A1 (fr) * | 1980-04-10 | 1981-10-16 | Micro Consultants Ltd | Dispositif et procede pour imprimer un deplacement angulaire a une image de television |
| JPS58169665A (ja) * | 1982-03-31 | 1983-10-06 | Fujitsu Ltd | イメ−ジ・メモリ・システムにおけるイメ−ジ配列の縦横変換回路 |
| US4533952A (en) * | 1982-10-22 | 1985-08-06 | Digital Services Corporation | Digital video special effects system |
-
1982
- 1982-09-20 JP JP57163423A patent/JPS5952286A/ja active Granted
-
1986
- 1986-05-15 US US06/867,425 patent/US4870491A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4870491A (en) | 1989-09-26 |
| JPS5952286A (ja) | 1984-03-26 |
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