JPH0786915B2 - 画像処理装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はコンピュータ・グラフィックスの分野に関す
る。特に本発明は、計算機のメモリが、表示の各々の個
々の画素に対するデータを、表示装置に於けるその画素
の場所と対応するメモリの場所に記憶する様なビット・
マップ形コンピュータ・グラフィックスの分野に関す
る。ビット・マップ形コンピュータ・グラフィックスの
分野は、ダイナミック・ランダムアクセス・メモリ（DR
AM）の１ビット当たりのコストが安くなったことによ
り、非常に有利になった。メモリの１ビット当たりのコ
ストが安くなったことにより、ビット・マップ形で一層
大形で一層複雑な表示を形成することが出来る様にな
る。

従来の技術及び問題点 メモリの１ビット当たりのコストが低下したこと、並び
にその結果ビット・マップ形コンピュータ・グラフィッ
クスの容量が増大したことにより、コンピュータ・グラ
フィックスの用途でビット・マップ形メモリを有利に使
うことが出来る様な処理装置の必要が生まれた。特に、
計算機の主プロセッサの制御のもとに、線及び円の様な
簡単な図形を描く能力を持つ様な種類の装置が生まれ
た。更に、こういう種類がある装置はビット・ブロック
転送能力（これはBIT−BLT又はラスター動作として知ら
れている）を限られた範囲で持つ。これは、メモリの１
つの部分から別の部分へ像データを転送すると共に、そ
のデータとメモリ内の行先位置にあるデータの論理的な
組合せ又は算術的な組合せを作る。

線を描き並びにその他の基本的なグラフィックス動作を
行なう結線機能を備えたこういうビット・マップ制御装
置は、ビット・マップ形表示装置に要求される性能条件
を充たす１つの方式である。最も頻繁に使われるあるグ
ラフィックス動作を行なうアルゴリズムを組込むこと
が、システムの全体的な性能を改善する方法になる。然
し、役に立つグラフィックス・システムは、この様な結
線制御装置で実施される若干の機能の他に、多くの機能
を必要とする場合が多い。こういう余分に要求される機
能は、計算機の主プロセッサにより、ソフトウエアで実
施しなければならない。典型的には、結線形ビット・マ
ップ形制御装置は、プロセッサのビット・マップ形メモ
リに対するアクセスを限られた範囲でしか出来る様にし
ないので、ソフトウエアが結線形制御装置の固定された
１組の機能的な能力を高める程度が制限される。その
為、ビット・マップ形メモリの内容を制御するという問
題に対し、更に有力なグラフィックス制御装置を提供す
ることにより、又はシステム・プロセッサからこのメモ
リへのアクセスを更によくすることにより、又はその両
方により、更に融通性のある解決策を提供することが出
来る様にすることが非常に役に立つ。

問題点を解決する為の手段及び作用 ビット・マップ形グラフィックスを提供することは、英
数字及びアイコンの様な広く使われる記号に対して特別
の問題を呈する。所望のコントラストを持たせる為、又
は表示される他のものを補う為に、グラフィックス・シ
ステムによって許される任意の色をこの様に広く使われ
る記号に持たせることが出来ることが望ましい。各々の
画素の色が２つ以上のビットによって表わされる時、こ
れは問題である。従来の装置では、この様に広く使われ
る信号に対するビット・マップ形データを考えられる各
々の色でメモリに記憶しなければならないか、或いはこ
ういう記号は僅か数種類の色に制限しなければならな
い。英数字の様な記号に対してビット・マップ形グラフ
ィックスを使うことは、こうすると１種類よりも多くの
字型を構成することが出来る点で有利である。こういう
何種類かの各々の字型を考えられる複数個の色で記憶し
なければならない場合、記憶条件が禁止的になる。他
方、この様な記号に対して考えられる色の数を制限する
ことは、ビット・マップ形式に固有の融通性を低下させ
る。この為、グラフィックス・システムで使える任意の
色で、こういう記号を表示する能力を生かしながら、こ
の様な広く使われる記号を圧縮した形式で記憶すること
が出来ることが望ましい。

本発明は、この様に広く使われる記号を単色形式で記憶
することが出来る様にすることにより、この問題を解決
しようとする。単色形式では、各々の画素が１ビットに
よって表わされ、“1"がフォアグラウンドを表わし、
“0"がバックグラウンドを表わす。この記憶形式は、こ
ういう記号に対するビット・マップ形データを記憶する
のに必要なメモリの大きさを最小限にする。この記号を
表示したい時、ビット・マップ形カラー表示メモリに記
憶する為に、単色像をカラー像に拡張する。

カラー拡張動作が、記憶されている単色像の“1"又は
“0"の単色データを、２つの選定された色の内の１つの
色データに置換える。“1"によって表わされる単色像の
全ての画像が第１のカラー・コードに置換えられ、“0"
によって表わされる単色像の全ての画素が第２のカラー
・コードに置換えられる。このカラー拡張像がカラー表
示メモリに記憶され、このメモリが利用者が見るカラー
映像を制御する。こうして一旦単色像がカラー像に拡張
されたら、他の任意のビット・マップ形カラー像と同じ
様に処理することが出来る。この為、拡張されたカラー
像は表示の為にビット・マップ形メモリに記憶してもよ
いし、或いは任意のラスター動作で他のカラー像データ
と組合せることが出来る。

本発明の上記並びにその他の目的は、以下図面について
説明する所から明らかになろう。

実 施 例 第１図は本発明に従って構成されたグラフィックス・コ
ンピュータ・システム100のブロック図である。グラフ
ィックス・コンピュータ・システム100が、ホスト処理
システム110、グラフィックス・プロセッサ120、メモリ
130、シフトレジスタ140、ビデオ・パレット150、ディ
ジタルからビデオへの変換器160及びビデオ表示装置170
を含む。

ホスト処理システム110がグラフィックス・コンピュー
タ・システム100の主要な計算能力を持つ。ホスト処理
システム110は少なくとも１つのマイクロプロセッサ、
固定メモリ、ランダムアクセス・メモリ及び完全なコン
ピュータ・システムを形成する為の各種周辺装置を含む
ことが好ましい。ホスト処理システム110が、キーボー
ド又はマウスの様な何等かの入力装置と、ディスク駆動
装置の様な何等かの形式の長期記憶装置をも含むことが
好ましい。ホスト処理システム110の構成の細部は普通
のものであり、公知であり、従って、本出願ではこれに
ついては詳しく説明しない。本発明に関する限り、ホス
ト処理システム110の重要な特徴は、ホスト処理システ
ム110が利用者に呈示する可視表示の内容を決定するこ
とである。

グラフィックス・プロセッサ120が、利用者に呈示する
特定のビデオ表示を発生する為のこの発明による主要な
データ操作を行なう。グラフィックス・プロセッサ120
がホスト・バス115を介してホスト処理システム110に両
方向に結合されている。この発明では、グラフィックス
・プロセッサ120がホスト処理システム110とは独立した
データ・プロセッサとして動作するが、グラフィックス
・プロセッサ120がホスト・バス115を介して送られるホ
スト処理システム110からの要請に応答すると予想され
る。グラフィックス・プロセッサ120がビデオ・メモリ
・バス122を介してメモリ130と連絡すると共に、ビデオ
・パレット150とも連絡する。グラフィックス・プロセ
ッサ120がビデオ・メモリ・バス122を介して、ビデオRA
M132内に記憶されたデータを制御する。更に、グラフィ
ックス・プロセッサ120は、ビデオRAM132又は固定メモ
リ134の何れかに記憶されたプログラムによって制御す
ることが出来る。更に、固定メモリ134が、１種類又は
更に多くの種類の字型の英数字及び頻繁に使われるアイ
コンの様な種々の形式のグラフィックス像データを含ん
でいてよい。更に、グラフィックス・プロセッサ120が
ビデオ・パレット150内に記憶されているデータを制御
する。この特徴は後で更に詳しく説明する。最後に、グ
ラフィックス・プロセッサ120がビデオ制御バス124を介
して、ディジタルからビデオへの変換器160を制御す
る。グラフィックス・プロセッサ120は、ビデオ制御バ
ス124を介してディジタルからビデオへの変換器160を制
御することにより、利用者に呈示されるビデオ像のフレ
ーム毎の走査線の数及び線の長さを制御することが出来
る。

ビデオ・メモリ130が、ビデオ・メモリ・バス122を介し
てグラフィックス・プロセッサ120に両方向に結合され
たビデオRAM132と、固定メモリ134とを含む。前に述べ
た様に、ビデオRAM132が、利用者に呈示されるビデオ像
を制御するビット・マップ形グラフィックス・データを
含む。このビデオ・データはビデオ・メモリ・バス122
を介してグラフィックス・プロセッサ120によって操作
することが出来る。更に、現在の表示スクリーンに対応
するビデオ・データが、ピデオRAM132からビデオ出力バ
ス136を介して出力される。ビデオ出力バス136からのデ
ータは、利用者に呈示すべき画素に対応する。好ましい
実施例では、ビデオRAM132は、出願人が製造するTMS416
1 64Kダイナミック・ランダムアクセス積層回路を複数
個用いて構成される。TMS4161集積回路は二重ポートを
持ち、表示のリフレッシュと表示の更新が干渉なしに出
来る様にする。

シフトレジスタ140がビデオRAM130からビデオ・データ
を受取り、それを表示ビット・ストリームに組立てる。
ビデオ・ランダムアクセス・メモリ132の典型的な構成
では、このメモリは幾つかの別々のランダムアクセス・
メモリ集積回路のバンクで構成される。各々の集積回路
の出力が典型的には１ビット幅に過ぎない。従って、利
用者に呈示すべき像を特定するのに十分な高いデータ出
力速度を得る為には、この様な複数個の回路からのデー
タを組立てることが必要である。シフトレジスタ140は
ビデオ出力バス136から並列にロードされる。このデー
タが線145に直列に出力される。この為、シフトレジス
タ140は、ラスター走査形ビデオ表示装置内で個々のド
ットを特定するのに十分高い速度で、ビデオ・データを
提供する表示ビット・ストリームを組立てる。

ビデオ・パレット150がバス145を介してシフトレジスタ
140からの高速ビデオ・データを受取る。ビデオ・パレ
ット150はビデオ・メモリ・バス122を介してグラフィッ
クス・プロセッサ120からもデータを受取る。ビデオ・
パレット150はバス145から受取ったデータをバス155の
ビデオ・レベル出力に変換する。この変換はルックアッ
プ・テーブルによって行なわれる。このルックアップ・
テーブルが、ビデオ・メモリ・バス122を介してグラフ
ィックス・プロセッサ120によって特定される。ビデオ
・パレット150の出力は、各々の画素に対する色相及び
彩度で構成されていてもよいし、又は各々の画素に対す
る赤、緑及び青の原色レベルを構成していてもよい。ビ
デオ・メモリ132内に記憶されているコードからバス155
のディジタル・レベル出力への変換テーブルが、ビデオ
・メモリ・バス122を介してグラフィックス・プロセッ
サ120によって制御される。

ディジタル信号からビデオ信号への変換器160が、バス1
55を介してビデオ・パレット150からのディジタル・ビ
デオ信号を受取る。ディジタル信号からビデオ信号への
変換器160がビデオ制御バス124を介してグラフィックス
・プロセッサ120によって制御される。ディジタル信号
からビデオ信号への変換器160は、ビデオ・パレット150
のディジタル出力を、ビデオ出力165を介してビデオ表
示装置170に印加する為の所望のアナログ・レベルに変
換する。ディジタル信号からビデオ信号への変換器160
は、例えば１フレーム当たりの走査線の数及び１水平線
当たりの画素の数の仕様が、ビデオ制御バス124を介し
てグラフィックス・プロセッサ120によって制御され
る。グラフィックス・プロセッサ120内にあるデータ
が、ディジタル信号からビデオ信号への変換器160によ
る同期及び帰線消去信号及び帰線信号の発生を制御す
る。ビデオ信号のこういう部分は、ビデオ・メモリ132
内に記憶されているデータによって特定されず、所望の
ビデオ出力の仕様に必要な制御信号を形成する。

最後に、ビデオ表示装置170がビデオ出力線165を介して
ディジタルからビデオへの変換器160からのビデオ出力
を受取る。ビデオ表示装置170が、グラフィックス・コ
ンピュータ・システム100のオペレータが見る特定のビ
デオ像を発生する。ビデオ・パレット150、ディジタル
信号からビデオ信号への変換器160及びビデオ表示装置1
70が２つの主要ビデオ方式に従って動作し得ることに注
意されたい。１番目の方式では、ビデオ・データが各々
の個々の画素に対する色相及び彩度によって特定され
る。もう１つの方式では、各々の個別の画素に対し、
赤、青及び緑の個々の原色のレベルが特定される。設計
によってこの主要な方式のどちらかを選ぶかを決定した
時、ビデオ・パレット150、ディジタル信号からビデオ
信号への変換器160及びビデオ表示装置170は、その方式
に合う様に構成しなければならない。然し、グラフィッ
クス・プロセッサ120の動作に関するこの発明の考え
は、特定のビデオ方式の選択に関係なく変らない。

第２図はグラフィックス・プロセッサ120を更に詳しく
示している。グラフィックス・プロセッサ120が中央処
理装置200、特殊グラフィックス・ハードウエア210、レ
ジスタ・ファイル220、命令キャッシュ230、ホスト・イ
ンターフェース240、メモリ・インターフェース250、入
力／出力レジスタ260及びビデオ表示制御装置270を含
む。

グラフイックス・プロセッサ120の中心は中央処理装置2
00である。中央処理装置200は、汎用中央処理装置に普
通含まれている多数の算術及び論理動作を含む汎用デー
タ処理を行なう容量を有する。更に、中央処理装置200
が、単独でも、或いは特殊グラフィックス・ハードウエ
ア210と関連して、多数の特殊用グラフィックス命令を
制御する。

グラフィックス・プロセッサ120が主体バス205を含み、
これが中央処理装置200を含めて、グラフィックス・プ
ロセッサ120の大抵の部分に接続されている。中央処理
装置200が両方向レジスタ・バス202を介して、多数のデ
ータ・レジスタを含む１組のレジスタ・ファイルに両方
向に結合されている。レジスタ・ファイル220は、中央
処理装置200が使う、直ぐにアクセス可能なデータの保
管場所として作用する。後で詳しく説明するが、レジス
タ・ファイル220は、中央処理装置200が使うことの出来
る汎用レジスタの他に、グラフィックス命令に対する含
意オペランドを記憶する為に使われる多数のデータ・レ
ジスタを含んでいる。

中央処理装置200が命令キャッシュ・バス204を介して命
令キャッシュ230に接続される。更に命令キャッシュ230
が主体バス205に結合され、ビデオ・メモリ・バス122及
びメモリ・インターフェース250を介して、ビデオ・メ
モリ130からの命令ワードをロードすることが出来る。
命令キャッシュ230の目的は、中央処理装置200のある機
能の実行を速めることである。反復的な機能又は中央処
理装置200によって実行されるプログラムの特定の部分
の中で頻繁に使われる機能は、命令キャッシュ230内に
記憶することが出来る。命令キャッシュ・バス204を介
しての命令キャッシュ230に対するアクセスは、ビデオ
・メモリ130に対するアクセスよりもずっと速い。この
為、繰返される又はよく使われる一連の命令を命令キャ
ッシュ230の中に予めローディングすることにより、中
央処理装置200によって実行されるプログラムを速める
ことが出来る。この時、これらの命令は、その取出しを
一層速く行なうことが出来る為に、一層速く実行するこ
とが出来る。命令キャッシュ230は同じ組の命令を必ず
しも持っている必要はなく、中央処理装置200によって
実行されるプログラムの特定の部分の中でよく使われる
特定の１組の命令をロードすることが出来る。

ホスト・インターフェース240がホスト・インターフェ
ース・バス206を介して中央処理装置200に結合される。
ホスト・インターフェース240が更にホスト・システム
・バス115を介してホスト処理システム110に接続され
る。ホスト・インターフェース240は、ホスト処理シス
テム110とグラフィックス・プロセッサ120の間の連絡を
制御する様に作用する。ホスト・インターフェース240
がホスト処理システム110とグラフィックス・プロセッ
サ120の間のデータ転送のタイミングを制御する。これ
に関連して、ホスト・インターフェース240はホスト処
理システム110がグラフィックス・プロセッサ120に割込
むか又は逆にグラフィックス・プロセッサ120がホスト
処理システム110に割込むことが出来る様にする。更
に、ホスト・インターフェース240が主体バス205に結合
され、ホスト処理システム110がメモリ130に記憶される
データを直接的に制御することが出来る様にする。典型
的には、ホスト・インターフェース240はホスト処理シ
ステム110からのグラフィックス要請をグラフィックス
・プロセッサ120に伝え、ホスト・システムがビデオ表
示装置170によって発生すべき表示の種類を特定するこ
とが出来る様にすると共に、グラフィックス・プロセッ
サ120が所望のグラフィックス機能を遂行する様にす
る。

中央処理装置200がグラフィックス・ハードウエア・バ
ス208を介して特殊グラフィックス・ハードウエア210に
結合される。更に特殊グラフィックス・ハードウエア21
0が主体バス205に接続される。特殊グラフィックス・ハ
ードウエア210は中央処理装置200と関連して、特殊グラ
フィック処理動作を行なう様に作用する。中央処理装置
200は、汎用データ処理を行なう機能の他に、特殊グラ
フィックス命令を遂行する為に、特殊グラフィックス・
ハードウエア210の使い方を制御する。こういう特殊グ
ラフィックス命令は、ビデオRAM132のビット・マップ形
部分の中でのデータの操作に関係する。特殊グラフィッ
クス・ハードウエア210が、中央処理装置200の制御のも
とに作用して、ビデオRAM132内にあるデータに関する有
利な特定のデータ操作が出来る様にする。

メモリ・インターフェース250が主体バス205に結合され
ると共に、ビデオ・メモリ・バス122に結合されてい
る。メモリ・インターフェース250はグラフィックス・
プロセッサ120とメモリ130の間でのデータ及び命令の伝
達を制御する様に作用する。メモリ130が、ビデオ表示
装置170によって表示すべきビット・マップ形データ
と、グラフィックス・プロセッサ120の動作の制御に必
要な命令及びデータとの両方を含む。こういう機能は、
メモリ・アクセスのタイミングの制御、及びデータ及び
メモリの多重化の制御を含む。好ましい実施例では、ビ
デオ・メモリ・バス122が多重化されたアドレス及びデ
ータ情報を持っている。メモリ・インターフェース250
はグラフィックス・プロセッサ120が、メモリ130をアク
セスするのに適正な時刻に、ビデオ・メモリ・バス122
に適正な出力を発生することが出来る様にする。

最後に、グラフィックス・プロセッサ120が入力／出力
レジスタ260とビデオ表示制御装置270を持っている。入
力／出力レジスタ260が主体バス205に両方向に結合され
て、これらのレジスタの中での読取及び書込みが出来る
様にする。入力／出力レジスタ260が中央処理装置200の
普通のメモリ空間内にあることが好ましい。入力／出力
レジスタ260は、ビデオ表示制御装置270の制御パラメー
タを特定するデータを持っている。入力／出力レジスタ
260に記憶されているデータに従って、ビデオ表示制御
装置270が、ディジタル信号からビデオ信号への変換器1
60を所望の形で制御する為の信号をビデオ制御バス124
に発生する。入力／出力レジスタ260の中にあるデータ
は、水平走査線当たりの画素の数、水平同期及び帰線消
去期間、１フレーム当たりの水平走査線の数及び垂直同
期帰線消去期間を特定するデータを含む。入力／出力レ
ジスタ260は、フレーム飛越しの形式を特定するデータ
及びその他の種類のビデオ制御機能を特定するデータを
も持っていてよい。最後に、入力／出力レジスタ260、
後で詳しく説明する様なこの他の特定の種類の入力及び
出力パラメータの保管場所である。

グラフィックス・プロセッサ120が異なる２つのアドレ
ス・モードで動作して、メモリ130をアドレスする。こ
れらの２つのアドレス・モードはXYアドレス方式及び線
形アドレス方式である。グラフィックス・プロセッサ12
0がビット・マップ形グラフィックス・データと普通の
データ及び命令との両方に対して作用するから、メモリ
130の相異なる部分は、異なるアドレス・モードによっ
てアクセスするのが最も便利である。選択された特定の
アドレス・モードに関係なく、メモリ・インターフェー
ス250が、アクセスすべき適正なデータに対する適正な
物理アドレスを発生する。線形アドレス方式では、フィ
ールドの出発アドレスが単一の多重ビット線形アドレス
で形成される。フィールドの寸法が中央処理装置200の
中にある状態レジスタのデータによって決定される。XY
アドレス方式では、出発アドレスが１対のＸ及びＹ座標
値である。フィールドの寸法は画素の寸法に等しい。即
ち、特定の画素にある特定のデータを定めるのに必要な
ビットの数に等しい。

第３図は、XYアドレス・モードによる画素データの配置
を示す。同様に、第４図は線形アドレス・モードによる
同じデータの配置を示す。第３図は画素のXYマトリクス
の基準点として作用する原点310を示す。原点310はXY出
発アドレスとして特定され、メモリ内の最初のアドレス
位置である必要はない。特定の定められ像素子の様な画
素のアレーに対応するデータの位置が原点アドレス310
を基準として特定される。これがＸ出発アドレス340及
びＹ出発アドレス330を含む。Ｘ出発アドレス340及びＹ
出発アドレス330が、原点と共に、希望する特定の像の
最初の画素データ371の出発アドレスを示す。画素内の
像の幅が両ΔX350によって示される。画素内にある像の
高さは量ΔY360によって示される。第３図に示す例で
は、像が９個の画素371乃至379を含む。この各々の画素
に対する物理アドレスを特定するのに必要な最後のパラ
メータが、ビット数でメモリの幅を示すスクリーン・ピ
ッチ320である。これらのパラメータ、即ち、Ｘ出発ア
ドレス340、Ｙ出発アドレス330、ΔX350、ΔY360及びス
クリーン・ピッチ320の仕様により、メモリ・インター
フェース250が、特定されたXYアドレス方式に基づい
て、特定された物理アドレスを発生することが出来る。

同様に第４図は線形形式のメモリの構成を示す。第３図
に示した画素371乃至376と同じであってよい１組のフィ
ールド441乃至446が第４図に示されている。線形アドレ
ス方式に従って特定の素子を特定する為には、次のパラ
メータが必要である。最初に、所望のアレーの最初のフ
ィールド441の始めの線形出発アドレスである出発アド
レス410である。２番目の量ΔX420はビット数で表わし
たフィールドの特定セグメントの長さを示す。３番目の
量ΔＹ（第４図には示してない）は、特定のアレー内に
あるこの様なセグメントの数を示す。最後に、線形ピッ
チ430が隣合ったアレー・セグメントの間の線形出発ア
ドレスの差を示す。XYアドレス方式の場合と同じく、こ
ういう線形アドレス・パラメータの仕様により、メモリ
・インターフェース250が特定された正しい物理アドレ
スを発生することが出来る。

２つのアドレス・モードは異なる目的に役立つ。XYアド
レス・モードは、ビデオRAM132の内、表示装置を制御す
るメモリの部分であるスクリーン・メモリと呼ばれるビ
ット・マップ形データを含む部分にとって最も役に立
つ。線形アドレス・モードは、命令や現在表示されない
像データの様に、スクリーン・メモリ以外に対して最も
役に立つ。後に述べた分類の中には、コンピュータ・シ
ステムで使われる英数字の字型及びアイコンの様な種々
の標準的な記号が含まれる。場合によってはXYアドレス
を線形アドレスに換算出来ることが望ましいことがあ
る。この換算は次の式によって行なわれる。

LA＝Off＋（Ｙ×SP＋Ｘ）×PS こゝでLAは線形アドレス、Offはスクリーン・オフセッ
ト、即ちXY座標系の原点の線形アドレス、ＹはＹアドレ
ス、SPはビットで表わしたスクリーン・ピッチ、ＸはＸ
アドレス、PSはビットで表わした画素の寸法である。ど
のアドレス・モードを使うかに関係なく、メモリ250が
メモリ130をアクセスする為の正しい物理アドレスを発
生する。

第５図はメモリ130のデータ・ワードの中に画素を記憶
する様子を示す。この発明の好ましい実施例では、メモ
リ130が夫々16ビットのデータ・ワードで構成される。
これらの16ビットが第５図では、16進ディジット０乃至
Ｆで略式で示されている。この発明の好ましい実施例で
は、メモリ130内の１つの画素当たりのビットの数は、
２の整数べき数であるが、16ビットを越えない。この様
に制限する時、メモリ130内の各各の16ビット・ワード
が整数個の画素を持つことが出来る。第５図は、画素の
長さが1,2,4,8及び16ビットに対応する利用し得る５種
類の画素の形式を示している。データ・ワード510は16
個の１ビット画素511乃至516を示しており、この為各々
の16ビット・ワードの中に16個の１ビット画素を配置す
ることが出来る。データ・ワード530は８個の２ビット
画素531乃至538を示しており、これらが16ビット・デー
タ・ワードの中に配置される。データ・ワード540は４
個の４ビット画素541乃至544を示しており、これらが16
ビット・データ・ワードの中にある。データ・ワード55
0は２個の８ビット画素551及び552を示しており、これ
らが16ビット・ワードの中にある。最後に、データ・ワ
ード560が16ビット・データ・ワードの中に記憶される
１個の16ビット画素561を示している。画素をこういう
形式にすることにより、特に各々の画素が２の整数べき
数個のビツトを持ち、物理的なワードの境界と整合する
ことにより、グラフィックス・プロセッサ120による画
素の操作がよくなる。これは各々の物理的なワードの処
理が、整数個の画素を操作するからである。ビデオRAM1
32の内、ビデオ表示を特定する部分の中に、画素からな
る水平走査線が、第５図に示す様な相次ぐワードのスト
リングによって選定されることが考えられる。

第６図は種々のグラフィックス命令に対する含意のオペ
ランドを記憶するレジスタ・ファイル220のある部分の
内容を示す。第６図に示す各々のレジスタ601乃至611
は、グラフィックス・プロセッサ120の中央処理装置200
のレジスタ・アドレス空間内にある。第６図に示すこれ
らのレジスタ・ファイルが、レジスタ・ファイル220内
にある全てのレジスタを含むものでないことに注意され
たい。むしろ典型的なシステムは、種々のプログラムに
よって特定された機能の為に、中央処理装置200によっ
て用いることが出来る多数の汎用の選定されていないレ
ジスタを含んでいる。

レジスタ601が原始アドレスを記憶する。これは原始ア
レーの左下隅のアドレスである。この原始アドレスは、
XYアドレス・モードではＸアドレス340及びＹアドレス3
30の組合せであり、又は線形アドレス・モードでは線形
出発アドレス410である。

レジスタ602が原始ピッチ、即ち原始アレーの隣合った
行の間の線形出発アドレスの差を記憶する。これはXYア
ドレス形式又は線形アドレス形式のどちらを使うかに応
じて、第３図に示すスクリーン・ピッチ340又は第４図
に示す線形ピッチ430の何れかである。

レジスタ603,604は、これらのレジスタが行先出発アド
レス及び行先ピッチを含むことを別とすれば、夫々レジ
スタ601,602と同様である。レジスタ603に記憶される行
先アドレスは、XYアドレス・モードでも線形アドレス・
モードでも、行先アレーの左下隅のアドレスである。同
様に、レジスタ604に記憶される行先ピッチは隣合った
行の線形出発アドレスの差、即ち選択されるアドレス・
モードに於て、スクリーン・ピッチ320又は線形ピッチ4
30である。

レジスタ605がオフセットを記憶する。このオフセット
は、XYアドレス方式の座標の原点に対応する線形ビット
・アドレスである。前に述べた様に、XYアドレス方式の
原点310は必ずしもメモリの物理的な出発アドレスに属
さない。レジスタ605に記憶させるオフセットは、このX
Y座標系の原点310の線形出発アドレスである。このオフ
セットを用いて、線形アドレス及びXYアドレスの間の換
算を行なう。

レジスタ606,607がスクリーン・メモリ内の窓に対応す
るアドレスを記憶する。レジスタ606に記憶される窓の
始めは、表示窓の左下隅のXYアドレスである。同様に、
レジスタ607が窓の終りを記憶する。これはこの表示窓
の右上隅のXYアドレスである。これらの２つのレジスタ
中にあるアドレスを用いて、特定された表示窓の境界を
決定する。周知のグラフィック方式に従って、グラフィ
ックス表示装置内の窓の中にある像は背景の像とは異な
っていてよい。これらのレジスタに入っている窓始め及
び窓終りアドレスを用いて、窓の範囲を選定し、グラフ
ィックス・プロセッサ120が、特定のXYアドレスが窓の
内側であるか外側であるかを判定することが出来る様に
する。

レジスタ608がΔY/ΔＸデータを記憶する。このレジス
タは独立した両半分に分割されており、上半分（上位ビ
ット）が原始アレーの高さ（ΔＹ）を選定し、下半分
（下位ビット）が原始アレーの幅（ΔＸ）を選定する。
レジスタ608に記憶されたΔY/ΔＸデータは、原始アレ
ーを選定するやり方に応じて、XYアドレス形式でも線形
アドレス形式でも発生することが出来る。２つの量ΔＸ
及びΔＹの意味は前に第３図及び第４図について説明し
た。

レジスタ609,610が夫々画素データを持つ、レジスタ609
に記憶されている色０データは、色０と選定された第１
の色に対応して、レジスタ全体に複製される画素値を持
っている。同様に、レジスタ610に記憶される色１デー
タが、色１と選定した第２の色の値に対応して、レジス
タ全体にわたって複製される画素値を持っている。グラ
フィックス・プロセッサ120のあるグラフィックス命令
はこれらの色の値の何れか一方又は両方をデータ操作に
用いる。これらのレジスタの使い方は後で更に説明す
る。

最後に、レジスタ・ファイル220がスタック・ポインタ
・アドレスを記憶するレジスタ611を含む。レジスタ611
に記憶されるスタック・ポインタ・アドレスは、ビデオ
RAM132の中で、データ・スタックの天辺であるビット・
アドレスを特定する。データをデータ・スタックに押込
む時、又はデータ・スタックから押出す時、この値を調
節する。このスタック・ポインタ・アドレスがこうして
データ・スタックに最後に入力されたデータのアドレス
を示す様に作用する。

第７図はオフ・スクリーン・メモリからスクリーン・メ
モリへのアレーの移送過程を略図で示す。第７図は、ス
クリーン・メモリ705及びオフ・スクリーン・メモリ715
を含むビデオRAM132を示している。第７図では、画素78
0のアレー（又は更に詳しく云えば、画素のアレーに対
応するデータ）がオフ・スクリーン・メモリ715からス
クリーン・メモリ705に転送されて、画素のアレー790に
なる。

アレー移送動作を行なう前に、レジスタ・ファイル220
の選定されたレジスタに、あるデータを記憶しなければ
ならない。レジスタ601には画素の原始アレーの始めの
アドレス710をロードしなければならない。第７図に示
す例では、これが線形アドレス・モードで示されてい
る。原始ピッチ720がレジスタ602に記憶される。レジス
タ603に行先アドレスをロードする。第７図に示す例で
は、これがＸアドレス730及びＹアドレス740を含むXYア
ドレス・モードで示されている。レジスタ604には行先
ピッチ750が記憶される。XY座標系の原点の線形アドレ
ス、即ちオフセット・アドレス770がレジスタ605に記憶
される。最後にΔY750及びΔX760がレジスタ608の別々
の半分に記憶される。

第７図に図式的に示すアレー移送動作は、レジスタ・フ
ァイル220のこれらのレジスタに記憶されたデータと関
連して実行される。好ましい実施例では、１画素当たり
のビット数は、１個の物理的なデータ・ワードに整数個
の画素が記憶される様に選ばれる。この様に選ぶことに
より、グラフィックス・プロセッサは、大部分は、完全
なデータ・ワードの転送により、画素のアレー780を画
素のアレー790へ転送することが出来る。物理的なデー
タ・ワード当たりのビット数に対して１画素当たりのビ
ット数をこの様に選択しても、場合によっては、アレー
の境界で部分的なワードを取扱うことが必要になる。然
し、今述べた設計の選び方は、部分的なデータ・ワード
をアクセスして転送する必要性を最小限に抑えるのに役
立つ。

本発明の好ましい実施例では、第７図に図式的に示すデ
ータ転送が、多数の相異なるデータ変換の内の特別の場
合である。原始像及び行先像の対応するアドレス位置か
らの画素データは、命令によって定められた形で組合さ
れる。データの組合せは（アンド又はオアの様な）論理
機能であってもよいし、或いは（加算又は減算の様な）
算術機能であってもよい。こうして画素のアレー790に
記憶された新しいデータが、画素のアレー780のデータ
及び画素の減算データ790の両方の関数である。第７図
に示したデータ転送は、最終的に行先アレーに記憶され
るデータが前にその中に記憶されていたデータに関係し
ない様な更に一般的なデータ変換の特別の場合に過ぎな
い。

この過程が第８図のフローチャートに示されている。好
ましい実施例では、転送は物理的なデータ・ワード毎に
逐次的に行なわれる。一旦この過程が開始されると（開
始ブロック801）、レジスタ601に記憶されているデータ
を読取って原始アドレスを求める（処理ブロック80
2）。次にグラフィックス・プロセッサ120が、指示され
た原始アドレスに対応する指示された物理的なデータ・
ワードをメモリ130から取出す（ブロック803）。原始ア
ドレスがXY形式で特定されている場合、このデータの呼
出しは、XYアドレスを対応する物理的なアドレスに変換
する工程を含む。レジスタ603から行先アドレスを呼出
し（処理ブロック804）、その後指示された物理的なデ
ータ・ワードを取出す（処理ブロック805）同様な過程
が、行先位置にあるデータに対して行なわれる。

この組合せデータが前に決定された行先位置に再び記憶
される（処理ブロック806）。原始及び行先画素データ
がその後実行している特定のデータ転送命令によって定
められた組合せモードに従って組合される。これは、物
理的なデータ・ワードが１つより多くの画素に対応する
データを含んでいても、画素毎に行なわれる。次に、こ
の組合せデータが特定された行先位置に書込まれる（処
理ブロック807）。

レジスタ608に記憶されるΔY/ΔＸ情報に関連して、グ
ラフィックス・プロセッサ120は、最後のデータが転送
されたかどうかを検出することにより、データ転送全体
が行なわれたかどうかを決定する（判定ブロック80
8）。データ転送全体が行なわれていない場合、原始ア
ドレスを更新する。前にレジスタ601に記憶されている
原始アドレス並びにレジスタ602に記憶されている原始
ピッチ・データに関連して、レジスタ601に記憶される
原始アドレスを更新して、転送すべき次のデータ・ワー
ドを参照する（処理ブロック809）。同様に、レジスタ6
03に記憶されている行先アドレスをレジスタ604に記憶
されている行先ピッチ・データに関連して更新して、行
先の次のデータ・ワードを参照する（処理ブロック81
0）。レジスタ601に記憶される新しい原始アドレス及び
レジスタ603に記憶される新しい行先データを用いて、
この過程を繰返す。

前に述べた様に、レジスタ608に記憶されているΔY/Δ
Ｘデータを使って、転送すべき像の限界を定める。レジ
スタ608に記憶されているΔY/ΔＸデータを参照するこ
とによって判る様に、像全体が転送された時（判定ブロ
ック808）、命令の実行が完了し（終りブロック811）、
グラフィックス・プロセッサ120は続いてそのプログラ
ムの次の命令を実行する。前に述べた様に、好ましい実
施例では、第８図に示す過程が命令マイクロコードで実
施され、アレーの移送と呼んだデータ変換過程全体が、
グラフィックス・プロセッサ120に対する１個の命令に
応答して行なわれる。

第９図は入力／出力レジスタ260の内、この発明のカラ
ー拡張動作に関連するデータを記憶するのに使われる一
部分を示す。最初に、入力／出力レジスタ260が制御ワ
ードを記録するレジスタ910をも持っている。この制御
ワードは、中央処理装置210が行なう動作の形式を特定
するのに使われる。特に、レジスタ910に記憶される制
御ワード内に７ビットが、アレーの移送中に行なわれる
原始及び行先の組合せの形式を特定する。特に処理ブロ
ツク806について述べた様に、この原始及び画素データ
の組合せは、種々の論理及び算術機能を含むことが出来
る。

レジスタ920及び930は、XYアドレス及び線形アドレスの
間で換算するのに役立つデータを記憶する為に使われ
る。レジスタ920に記憶されるCONVSPデータは、スクリ
ーン・ピッチに対し、XYアドレスから線形アドレスへ換
算することが出来る様にする為に使われる予め計算され
た係数である。この係数は次の通りである。

16＋log₂（スクリーン・ピッチ） 同様に、レジスタ930に記憶されるデータCONVLPは線形
ピッチに対し、XYアドレスと線形アドレスの間の換算に
用いられる。このデータは次のものに対応する。

16＋log₂（線形ピッチ） この様にこういうデータをレジスタ920,930に記憶する
ことにより、XYアドレス及び線形アドレスの間で換算を
素早く行なう為に、中央処理装置200がこのデータを容
易にアクセスすることが出来る様になる。

レジスタ940には画素寸法のデータが記憶される。画素
寸法のデータは、ビデオRAM132の表示可能な部分の中に
ある１つの画素当たりのビット数を示す。前に第５図に
ついて説明した様に、画素寸法が好ましいワード寸法の
拘束を受ける。好ましい実施例では、この発明のグラフ
ィックス・プロセッサが16ビット・データ・ワードに対
して作用する。好ましい実施例では、１画素当たりのビ
ット数は１ワード当たりのビット数である16を整数で除
した値に拘束される。この為、１ワード当たりのビット
数は1,2,4,8又は16にすることが出来る。レジスタ940
は、選択された１ワード当たりのビット数に等しい画素
寸法のデータを記憶する。この為、１ワード当たり１ビ
ットが選択されていれば、レジスタ940は数値データ１
を記憶する。同様に、１画素当たり２ビットが選択され
ていれば、レジスタ940は２に等しい数値データを記憶
する。同様に、１画素当たりのこの他に取り得るビット
数が、レジスタ940に記憶される数値によって示され
る。この画素寸法のデータが、種々の命令を実行する
時、特に後で説明するカラー拡張命令を実行する時、CP
U200によって用いられる。

次にカラー拡張動作の実行を第10図乃至第13図について
説明する。前に述べた様に、英数字に対する字型及びア
イコンの様な頻繁に使われる記号を単色形式で記憶する
ことが、必要なメモリの点で有利である。この単色形式
は、１画素当たり１ビットを用い、“1"がフォアグラウ
ンドの画素を示し、“0"がバックグラウンドの画素を示
す。何れかのアレーを表示する字、それをオフ・スクリ
ーン記憶位置から、ビデオRAM132の内、表示される部分
に移送する。この動作では、１画素当たりの１ビットを
拡張して、１対のカラー・コードの一方にする。この１
対のカラー・コードが、レジスタ・ファイルのレジスタ
609に記憶される色０データとレジスタ610に記憶される
色１データに対応する。この変換は、考えとしては、ス
クリーンに図形を描く時に、図形に色をつけることに相
当し、こうしてこいう色をアレー移送の属性とする。

第10図は、画素寸法が４ビットである場合のカラー拡張
動作の１例を示す。16ビット・ワードの色データに拡張
すべき単色データの４ビットが1010の所に示されてい
る。単色データのこれらの４ビットが４つの画素に対応
する。画素寸法のデータが1020の所に示されている。10
20の所に示す数が、１画素当たりのビット数に対応し、
十進数の４を示している。一般的には、カラー拡張動作
は好ましい実施例では、16ビットのデータ・ワードに関
連して作用するが、1010の所に示した４ビットだけが関
係を持つ。これは、これらの４ビットが16ビット・カラ
ー・ワード全体を特定するのに十分であるからである。

本発明のカラー拡張動作が２つの工程に分けて実行され
る。最初の工程では、単色ワード1010を拡張単色ワード
1030に変換する。拡張単色ワード1030が４つの画素を持
っている。これは、画素寸法データ1020が１画素当たり
４ビットを示しており、こういう４個の画素で16ビット
・ワード全体が構成されるからである。拡張単色データ
1030が１対の全部“0"の画素1032と１対の全部“1"の画
素1034とを含んでいる。これらの“0"及び“1"画素は、
単色データ1010に於ける“0"及び“1"画素の構成に対応
する。拡張単色ワード1030が、画素寸法データ1020によ
って示された、１画素当たりのビット数に関連して形成
されることに注意されたい。従って、例えば画素寸法デ
ータ1020が１画素当たり８ビットを指示していれば、拡
張単色ワード1030には２個の画素しかないことになる。

データ1040が、レジスタ・ファイルのレジスタ609に記
憶される色０データに対応し、データ1050がレジスタ・
ファイルのレジスタ610に記憶される色１データに対応
する色０データ1040が、この16ビット・ワード全体にわ
たって複製した４ビットカラ・データ1045を含むことに
注意されたい。この例ではそれが４回繰返されている。
同様に、色１データ1050が４個の４ビット画素値1055を
持っている。色０及び色１の画素値を16ビット・ワード
全体にわたって複製するのは、拡張カラーを形成するや
り方の為である。

データ・ワード1060はこの例の拡張データ・ワードを示
す。拡張データ・ワード1060が個々の画素データ1062,1
064,1066,1068を含んでいる。拡張カラー・ワード1060
は、拡張単色データ1030内にある各ビットの状態によっ
て、拡張カラー・ワード1060に、色０ワード1040からの
データ又は色１ワード1050からのデータのどちらを適用
するかを決定することにより、ビット毎に形成される。
画素値1062が色０の画素値1045に対応することに注意さ
れたい。これは、対応する画素値1032の全てのビット０
であるからである。画素データ1064が色１の画素値1055
に対応する。これは、拡張単色ワード1030の画素値1034
内の全てのビットが１であるからである。拡張カラー出
力がビット毎に形成され、この機能が相異なる画素寸法
に対して作用出来る様にする。

第11図はカラー拡張機能を実行するカラー拡張回路1100
を示す。カラー拡張回路1100は、グラフィックス・プロ
セッサ内にある特殊グラフィックス・ハードウエア210
の一部分である。カラー拡張回路1100は、特殊グラフィ
ックス・ハードウエア210の他の部分と同じ様に、中央
処理装置200の制御作用の外部にある。カラー拡張回路1
100が画素寸法バス1110、単色バス1120、色０バス114
0、色１バス1150及び付能信号1190の入力を受取る。カ
ラー拡張回路1100がバス1160に拡張カラー出力を発生す
る。カラー拡張回路1100は、16個の５者択１回路1170を
含む。これらの５者択１回路が画素寸法バス1110及び単
色バス1120からのデータを受取り、拡張単色バス1130に
拡張単色出力を発生する。更にカラー拡張回路1100がバ
ス選択器1180を含み、これが拡張単色バス1130、色０バ
ス1140、色１バス1150及び付能信号1190を受取って、バ
ス1160に拡張カラー出力を発生する。

拡張単色バス1130に印加された信号が、16個の５者択１
回路1170によって、ビット毎に組立てられる。この16個
の５者択１回路1170の各々には、画素寸法データ1020の
５ビットが印加される。入力／出力レジスタ940が好ま
しい実施例では16ビットを持っているが、画素寸法を特
定するには、最下位の５ビットしか必要としないことに
注意されたい。これは、好ましい実施例では、最大の画
素寸法が１画素当たり16ビットであるからである。更
に、各々の５者択１回路1170には、単色バス1120の16ビ
ットの内の５個が印加される。第11図を検討すれば、各
々の５者択１回路1170に印加されるビットのビット番号
が判る。第12図について簡単に説明すると、５者択１回
路1170の内の１つの詳しい回路図が示されている。各々
の５者択１回路1170が、５個のアンド・ゲート120,122
0,1230,1240,1250を持っている。各々のアンド回路には
画素寸法バス1110からの１個のビットが印加されてい
る。更に、各々のアンド回路には、単色バス1120からの
選ばれた５ビットの内の１のビットが印加されている。
これらをj,j＋1,j＋2,j＋3,j＋４と記してある。単色バ
ス1120のどのビットが各々の５者択１回路1170に印加さ
れるかは、第12図に示す数を参照されたい。５個のアン
ド回路1210,1220,1230,1240及び1250の出力が１個のオ
ア回路1260の別々の入力に印加される。この出力が拡張
単色バス1130の１つのビットになる。

次に５者択１回路1170の動作を説明する。５者択１回路
1170は、単色バス1120からの５つのビットの内の１つを
拡張単色バス1130に印加することが出来る様にする。好
ましい実施例では、１つの画素に許されるビット数は1,
2,4,8及び16だけである。これは、各々の16ビット・デ
ータ・ワードに整数個の画素が入る様に保証する為であ
る。画素寸法データが１画素当たりのビット数に対応す
るから、どの画素寸法が選ばれたにしても、画素寸法バ
ス1110のビット０乃至４の内の１つだけが１を持ってい
る。他の全てのビットは０である。従って、アンド・ゲ
ート1210,1220,1230,1240又は1250の内の１つだけが付
能され、単色バス1120からの選択されたビットをオア・
ゲート1260に印加することが出来る様にする。この為、
オア・ゲート1260は選択されなかった全てのアンド・ゲ
ートからの０と、選択されたアンド・ゲートからの“0"
又は“1"の何れかとを受取る。このデータが拡張単色バ
ス1130の対応するビットに印加される。

第11図に戻って説明する為、例として１画素当たりの選
択されたビット数が16であると仮定する。即ち、各々の
５者択１回路1170が、第11図に示すビット番号の内の１
番目を選択する。即ち、拡張単色バス1130のビット０乃
至Ｆの各々が単色バスのビットから選択される。１画素
当たりのビット数が８に選ばれる場合、各々の５者択１
回路1170が、それに印加された単色バス1120の２番目の
ビットを選択する。即ち、拡張単色バス1130のビット０
乃至７が単色バス1120のビット０のデータを受取り、拡
張単色バス1130のビット８乃至Ｆが単色バス1120のビッ
ト１のデータを受取る。同様に、画素寸法が４であれ
ば、ビット０乃至３が単色バス1120のビット０のデータ
を受取り、ビット４乃至７が単色バス1120のビット１の
データを受取る。ビツト８乃至Ｂが単色バス1120のビッ
ト２のデータを受取り、ビットＣ乃至Ｆが単色バス1120
のビット３のデータを受取る。この為、画素寸法データ
に応じて、単色バス1120の1,2,4,8又は16ビットからの
データが選択され、拡張単色バス1130を形成する。

バス選択器1180は、拡張単色バス1130の対応するビツト
の状態に基づいて、色０バス1140又は色バス1150の何れ
かからのデータを選択出来る様にする。バス選択器1180
のｊ番目のビットの例が第13図に示されている。拡張単
色バスのｊ番目のビットが、インバータ1310及び別のア
ンド・ゲート1320の一方の入力に印加される。この構成
により、拡張単色バスのｊ番目のビットの信号がアンド
・ゲート1320又は1330の一方を付能する様に保証され
る。色０バスのｊ番目のビットがアンド・ゲート1320の
他方の入力に印加される。同様に、色１バスのｊ番目の
ビットがアンド・ゲート1330の他方の入力に印加され
る。２つのアンド・ゲート1320,1330の出力がオア・ゲ
ート1340の別々の入力に印加される。拡張単色バスのｊ
番目のビットの状態に応じて、オア・ゲート1340の出力
は、色０のｊ番目のビット又は色１のｊ番目のビットの
何れかに対応する。この出力がアンド・ゲート1350の一
方の入力に印加される。アンド・ゲート1350の他方の入
力がイネーブル信号1190である。アンド・ゲート1350の
出力が拡散カラー出力バスのｊ番目のビットに印加され
る。この為、拡張カラー出力バスのｊ番目のビットは、
イネーブル信号1190によってイネーブルされた時、拡張
単色バスのｊ番目のビットの状態に応じて、色０のｊ番
目のビット又は色１のｊ番目のビットに対応する。

上に説明したカラー拡張回路1100は、単色信号の有意ビ
ットを単色バス1120内の下位のビットにシフトすること
を必要とする。画素寸法データ及び画素寸法111に応じ
て、最下位のデータ、最下位の２つの、最下位の４つ、
最下位の８個又はデータ・ワード全体のデータを用い
て、拡張単色バス1130の信号を発生する。この単色ワー
ド内に更にビットを得る為のカラー拡張機能を行なう為
には、画素寸法データに対応するビット数だけ、データ
を右シフトしなければならない。この時、使われていな
い次の単色データをカラー拡張回路1100に印加して、次
の画素に対応する拡張カラー出力を発生する。

本発明を16ビット・データ・ワードに関連して説明した
が、当業者であれば、この制限が単に便宜に過ぎないこ
とが理解されよう。１データ・ワード当たりのビット数
をこれより多くしても少なくしても、本発明の考えを利
用することが出来る。

以上の説明に関連して更に下記の項を開示する。

（１） 各々の画素が“1"又は“0"の値を持つ１ビット
によって表わされる様な画素の第１の平面状アレーを持
つ少なくとも１つの単色像を記憶する像メモリと、各々
の画素がＮビットからなるカラー・コードによって表わ
される様な、前記第１の平面状アレーよりも一層大きな
画素の第２の平面状アレーを持つカラー表示を記憶した
表示メモリ、前記像メモリ及び前記表示メモリに接続さ
れていて、前記像メモリに記憶された１つの単色像に対
応する拡張カラー像を前記表示メモリの選ばれた部分集
合に記憶するカラー拡張手段とを有し、前記カラー像の
各々の画素は前記単色像の対応する画素を持ち、前記カ
ラー像の各々の画素は、前記単色像の対応する画素が
“1"によって表わされる場合は第１のカラー・コードに
よって表わされると共に、前記単色像の対応する画素が
“0"によって表わされる場合は第２のカラー・コードに
よって表わされるカラー像処理装置。

（２） 第（１）項に記載したカラー像処理装置に於
て、前記表示メモリに接続されていて、前記カラー表示
の第２の画素の平面状アレーの可視的な表示を発生する
可視表示手段を有し、各々の画素は前記Ｎビット・カラ
ー・コードに対応する色を持っているカラー像処理装
置。

（３） 第（１）項に記載したカラー像処理装置に於
て、前記カラー拡張手段に接続されていて、前記Ｎビッ
トのカラー・コードを記憶する第１のカラー・レジスタ
と、前記カラー拡張手段に接続されていて、前記Ｎビッ
トの第２のカラー・コードを記憶する第２のカラー・レ
ジスタとを有するカラー像処理装置。

（４） 第（３）項に記載したカラー像処理装置に於
て、前記第１及び第２のカラー・レジスタに接続されて
いて、前記第１のカラー・コードを前記第１のカラー・
レジスタに、そして前記第２カラー・コードを前記第２
カラー・レジスタに記憶するカラー選択手段を有するカ
ラー像処理装置。

（５） 第（１）項に記載したカラー像処理装置に於
て、前記少なくとも１つの単色像を記憶する前記メモリ
手段内の位置を表わす原始表示手段と、前記拡張カラー
像を記憶すべき前記メモリ手段内の位置を示す行先表示
手段とを有するカラー像処理装置。

（６） 第（５）項に記載したカラー像処理装置に於
て、前記原始表示手段は、前記単色像の予定の部分のア
ドレスを記憶した原始アドレス・レジスタと、水平及び
垂直方向の両方の前記単色像の寸法の表示を記憶した寸
法レジスタとを含み、前記行先表示手段は、前記拡張カ
ラー像の前記予定の部分を記憶するアドレスを記憶した
行先アドレス・レジスタを含み、前記拡張カラー像は前
記単色像と同じ水平及び垂直寸法を持っているカラー像
処理装置。

（７） 第（６）項に記載したカラー像処理装置に於
て、前記寸法レジスタが、前記単色像の幅を表わすデー
タを記憶する幅部分と、前記単色像の高さを表わすデー
タを記憶する高さ部分とを持っているカラー像処理装
置。

（８） 第（１）項に記載したカラー像処理装置に於
て、前記像メモリが英数字に対応する複数個の単色像を
持っているカラー像処理装置。

（９） 第（８）項に記載したカラー像処理装置に於
て、前記像メモリが複数個の組の単色像を持っており、
各組の単色像は相異なる字型の複数個の英数字を持って
いるカラー像処理装置。

（10） 第（１）項に記載したカラー像処理装置に於
て、前記像メモリがアイコンに対応する複数個の単色像
を持っているカラー像処理装置。

（11） 各々の画素がＮビットのカラー・コードで表わ
される様な画素の第１の平面状アレーのカラー表示を記
憶した表示部分、及び各々の画素が“1"又は“0"の値を
持つ１ビットで表わされる様な画素の第２の平面状アレ
ーを持つ少なくとも１つの単色像を記憶したデータ部分
を持つメモリ手段と、該メモリ手段に接続されていて、
該メモリ手段の前記データ部分に記憶されている選ばれ
た単色像に対応する拡張カラー像を前記メモリ手段の前
記表示部分の選ばれた部分集合の中に記憶させるカラー
拡張手段とを有し、前記カラー像の各々の画素は前記単
色像の対応する画素を持ち、前記カラー像の各々の画素
は、前記単色像の対応する画素が“1"によって表わされ
る場合は第１のカラー・コードによって表わされる且つ
前記単色像の対応する画素が“0"によって表わされる場
合は第２のカラー・コードによって表わされるカラー像
処理装置。

（12） 第（11）項に記載したカラー像処理装置に於
て、前記メモリ手段に接続されていて、前記メモリ手段
の前記表示部分の画素の平面状アレーの可視的に知覚し
得る表示を発生する可視表示手段を有し、各々の画素が
前記Ｎビット・カラー・コードに対応する色をもってい
るカラー像処理装置。

（13） 第（11）項に記載したカラー像処理装置に於
て、Ｎビットの前記第１のカラー・コードを記憶する第
１の色レジスタと、Ｎビットの前記第２のカラー・コー
ドを記憶する第２の色レジスタとを有するカラー像処理
装置。

（14） 第（13）項に記載したカラー像処理装置に於
て、前記第１及び第２のカラー・レジスタに接続されて
いて、前記第１のカラー・コードを前記第１のカラー・
レジスタに記憶すると共に前記第２カラー・コードを前
記第２のカラー・レジスタに記憶する色選択手段を有す
るカラー像処理装置。

（15） 第（11）項に記載したカラー像処理装置に於
て、前記少なくとも１つの単色像が記憶されている前記
メモリ手段内の位置を表示する原始表示手段と、前記拡
張カラー像を記憶すべき前記メモリ手段内の位置を表わ
す行先表示手段とを有するカラー像処理装置。

（16） 第（15）項に記載したカラー像処理装置に於
て、前記原始表示手段が前記単色像の予定の部分のアド
レスを記憶した原始アドレス・レジスタと、水平及び垂
直の両方向の前記単色像の寸法の表示を記憶した寸法レ
ジスタとを含んでおり、前記行先表示手段が前記拡張カ
ラー像の予定の部分を記憶するアドレスを記憶した行先
アドレス・レジスタを含み、前記拡張カラー像は前記単
色像と同じ水平及び垂直方向の寸法を持っているカラー
像処理装置。

（17） 第（16）項に記載したカラー像処理装置に於
て、前記寸法アドレスが前記単色像の幅を表わすデータ
を記憶する幅部分と前記単色像の高さを表わすデータを
記憶する高さ部分とを含んでいるカラー像処理装置。

（18） 第（10）項に記載したカラー像処理装置に於
て、前記像メモリが英数字に対応する複数個の単色像を
有するカラー像処理装置。

（19） 第（18）項に記載したカラー像処理装置に於
て、前記像メモリが複数個の組の単色像を有し、単色像
の各組が異なる字型で表わした複数個の英数字を含んで
いるカラー像処理装置。

（20） 第（10）項に記載したカラー像処理装置に於
て、前記像メモリがアイコンに対応する複数個の単色像
を持っているカラー像処理装置。

（21） Ｎビットの第１のカラー・コードを並列伝送す
る第１のカラー・バスと、Ｎビットの第２のカラー・コ
ードを並列伝送する第２のカラー・バスと、単色像の複
数個の画素に対応するデータを並列伝送する単色像バス
と、データを並列伝送する拡張単色像バスと、前記単色
像バス及び前記拡張単色像バスに接続されていて前記単
色像バスの各々の“1"ビットに対して１群のＮ個の並列
“1"ビット並びに前記単色像バスの各々の“0"に対して
１群のＮ個の並列“0"ビットを発生することにより、前
記拡張単色像バスに拡張単色像を発生する拡張手段と、
出力データを並列伝送する出力像バスと、前記第１及び
第２のカラー・バス、前記拡張単色像バス及び前記出力
像バスに接続されていて、前記拡張単色像バスのＮ個の
並列“1"の各群に対する前記第１のＮビット・カラー・
コード及び前記拡張単色像バスのＮ個の並列“0"の各群
に対する前記第２のＮビット・カラー・コードを持つ出
力像を前記出力像バスに発生するカラー・コード置換手
段とを有するグラフィックス・データ処理装置。

（22） 第（21）項に記載したグラフィックス・データ
処理装置に於て、前記第１のカラー・バスに接続されて
いて、前記Ｎビットの第１のカラー・コードを記憶する
第１のカラー・レジスタと、前記第２のカラー・バスに
接続されていて、前記Ｎビットの第２のカラー・コード
を記憶する第２のカラー・レジスタとを有するグラフィ
ックス・データ処理装置。

（23） 第（21）項に記載したグラフィックス・データ
処理装置に於て、前記単色像バスに接続されていて、前
記単色像を記憶する単色像メモリと、前記出力像バスに
接続されていて、前記出力像を記憶する表示メモリとを
有するグラフィックス・データ処理装置。

（24） 第（22）項に記載したグラフィックス・データ
処理装置に於て、前記単色像バス及び前記出力像バス接
続されていて、少なくとも１つの単色像を記憶したデー
タ部分及び縁切出力像をその部分集合に記憶する表示部
分を含むメモリ手段と、前記少なくとも１つの単色像が
記憶されている前記メモリ手段内の位置を表わす原始表
示手段と、前記出力像を記憶すべき前記メモリ手段内の
位置を表わす行先表示手段とを有するグラフィックス・
データ処理装置。

（25） 第１及び第２のカラー・コードのビット数を定
める数Ｎを記憶した画素寸法レジスタと、ＭをＮの整数
倍としてＮビットの第１のカラー・コードのM/N回の繰
返しでもあるＭ個のデータ・ビットを並列伝送する第１
のカラー・バスと、Ｎビットの第２のカラー・コードの
M/N回の繰返しであるＭ個のデータ・ビットを並列伝送
する第２のカラー・バスと、M/N個のビットを持つ単色
像を並列伝送する単色像バスと、Ｍ個のデータ・ビット
を並列伝送する拡張単色像バスと、前記画素寸法レジス
タ、前記単色像バス及び前記拡張単色像バスに接続され
ていて、前記単色像バスの各々の“1"ビットに対してＮ
個の並列“1"ビットの群、並びに前記単色像バスの各々
の“0"に対してＮ個の並列“0"ビットの群を発生するこ
とにより、前記拡張単色像バスに拡張単色像を発生する
拡張手段と、Ｍ個のデータ・ビットを並列伝送する出力
像バスと、前記第１及び第２のカラー・バス、前記拡張
単色像バス及び前記出力像バスに接続されていて、前記
拡張単色像バスのＮ個の並列“1"の各群に対する第１の
Ｎビット・カラー・コード及び前記拡張単色像バスのＮ
個の並列“0"の各群に対する第２のＮビットカラー・コ
ードを持つ出力像を前記出力像バスに発生するカラー・
コード置換手段とを有するディジタル・データ処理装
置。

（26） 第（25）項に記載したグラフィックス・データ
処理装置に於て、前記第１のカラー・バスに接続されて
いて、前記Ｎビットの第１のカラー・コードを記憶する
第１のカラー・レジスタと、前記第２のカラー・バスに
接続されていて、前記Ｎビットの第２のカラー・コード
を記憶する第２のカラー・レジスタとを有するグラフィ
ックス・データ処理装置。

（27） 第（25）項に記載したグラフィックス・データ
処理装置に於て、前記単色像バスに接続されていて、前
記単色像を記憶する単色像メモリと、前記出力像バスに
接続されていて、前記出力像を記憶する表示メモリとを
有するグラフィックス・データ処理装置。

（28） 第（25）項に記載したグラフィックス・データ
処理装置に於て、前記単色像バス及び前記出力像バスに
接続されていて、少なくとも１つの単色像を記憶したデ
ータ部分及び前記出力像をその部分集合に記憶した表示
部分を含むメモリ手段と、前記少なくとも１つの単色像
が記憶されている前記メモリ手段内の位置を表わす原始
表示手段と、前記出力像を記憶すべき前記メモリ手段内
の位置を表わす行先表示手段とを有するグラフィックス
・データ処理装置。

（29） 各々の画素が“1"又は“0"の値を持つ１ビット
によって表わされる様な、画素の第１平面状アレーを持
つ少なくとも１つの単色像を記憶した像メモリと、各々
の画素がＮビットからなるカラー・コードによって表わ
される様な、前記第１の平面状アレーより一層大きな画
素の第２の平面状アレーを持つカラー表示を記憶した表
示メモリと、前記像メモリに接続されていて、該像メモ
リに記憶されている選ばれた単色像に対応する拡張カラ
ー像を発生するカラー拡張手段とを有し、前記カラー像
の各の画素は前記単色像の対応する画素を持っており、
前記カラー像の各々の画素は、前記単色像の対応する画
素が“1"によって表わされる場合は第１のカラー・コー
ドによって表わされると共に、前記単色像の対応する画
素が“0"によって表わされる場合は第２のカラー・コー
ドによって表わされ、更に、前記カラー拡張手段及び前
記表示メモリに接続されていて、組合せ像を前記表示メ
モリの選ばれた部分集合に記憶させるアレー作動手段を
有し、前記組合せ像の各各の画素はＮビット・カラー・
コードであり、該Ｎビット・カラー・コードが前記拡張
カラー像及び前記表示メモリの選ばれた部分集合の対応
する画素の前記Ｎビット・カラー・コードの組合せであ
るカラー像処理装置。

（30） 第（29）項に記載したカラー像処理装置に於
て、前記表示メモリに接続されていて、前記カラー表示
の画素の第２の平面状アレーの可視内に知覚し得る表示
を発生する可視表示手段を有し、各々の画素は前記Ｎビ
ット・カラー・コードに対応する色を持っているカラー
像処理装置。

（31） 第（29）項に記載したカラー像処理装置に於
て、前記カラー拡張手段に接続されていて、Ｎビットの
前記第１のカラー・コードを記憶する第１のカラー・レ
ジスタと、前記カラー拡張手段に接続されていて、Ｎビ
ットの前記第２のカラー・コードを記憶する第２のカラ
ー・レジスタとを有するカラー像処理装置。

（32） 第（29）項に記載したカラー像処理装置に於
て、前記少なくとも１つの単色像が記憶されている前記
像メモリ内の位置を表わす原始表示手段と、前記組合せ
カラー像を記憶すべき前記表示メモリの選ばれた部分集
合内の位置を表わす行先表示手段とを有するカラー像処
理装置。

（33） 第（29）項に記載したカラー像処理装置に於
て、前記組合せ像の各々の画素が前記拡張カラー像及び
前記表示メモリの選ばれた部分集合の対応する画素のＮ
ビット・カラー・コードの個別のビットの論理的な組合
せで形成されているカラー像処理装置。

（34） 第（33）項に記載したカラー像処理装置に於
て、ビットの前記理論的な組合せがアンド関数であるカ
ラー像処理装置。

（35） 第（33）項に記載したカラー像処理装置に於
て、ビットの前記理論的な組合せがオア関数であるカラ
ー像処理装置。

（36） 第（29）項に記載したカラー像処理装置に於
て、前記組合せ像の各々の画素が、前記拡張カラー像及
び前記表示メモリの選ばれた部分集合の対応する画素の
Ｎビット・カラー・コードによって表わされる数の算術
的な組合せによって形成されるカラー像処理装置。

（37） 第（36）項に記載したカラー像処理装置に於
て、前記数の算術的な組合せが加算であるカラー像処理
装置。

（38） 第（36）項に記載したカラー像処理装置に於
て、前記数の算術的な組合せが減算であるカラー像処理
装置。

（39） 各々の画素がＮビットのカラー・コードで表わ
される様な、画素の第１の平面状アレーからなるカラー
表示を記憶した表示部分、及び各々の画素が“1"又は
“0"の値を持つ１ビットによって表わされる様な、画素
の第２の平面状アレーを持つ少なくとも１つの単色像を
記憶したデータ部分を含むメモリ手段と、該メモリ手段
に接続されていて、該メモリ手段に記憶される選ばれた
単色像に対応する拡張カラー像を発生するカラー拡張手
段とを有し、前記カラー像の各々の画素は前記単色像の
対応する画素を持っており、前記カラー像の各々の画素
は、前記単色像の対応する画素が“1"によって表わされ
る場合は第１のカラー・コードによって表わされると共
に、前記単色像の対応する画素が“0"によって表わされ
る場合は第２のカラー・コードによって表わされ、更
に、前記カラー拡張手段及び前記メモリ手段に接続され
ていて、組合せ像を前記メモリの表示部分の選ばれた部
分集合の中に記憶させるアレー作動手段を有し、該組合
せアレーの各々の画素がＮビット・カラー・コードであ
り、該Ｎビット・カラー・コードは前記拡張カラー像及
び前記メモリ手段の表示部分の選ばれた部分集合の対応
する画素のＮビット・カラー・コードの組合せであるカ
ラー像処理装置。

（40） 第（39）項に記載したカラー像処理装置に於
て、前記メモリ手段の表示部分に接続されていて、前記
カラー表示の画素の第２の平面状アレーの可視的に知覚
し得る表示を発生する可視表示手段を有し、各々の画素
が前記Ｎビット・カラー・コードに対応する色を持って
いるカラー像処理装置。

（41） 第（39）項に記載したカラー像処理装置に於
て、前記カラー拡張手段に接続されていて、Ｎビットの
第１のカラー・コードを記憶する第１のカラー・レジス
タと、前記カラー拡張手段に接続されていて、Ｎビット
の第２のカラー・コードを記憶する第２のカラー・レジ
スタとを有するカラー像処理装置。

（42） 第（39）項に記載したカラー像処理装置に於
て、前記少なくとも１つの単色像が記憶されている前記
メモリ手段内の位置を表わす原始表示手段と、前記組合
せカラー像を記憶すべき前記表示メモリの選ばれた部分
集合内の位置を表わす行先表示手段とを有するカラー像
処理装置。

（43） 第（39）項に記載したカラー像処理装置に於
て、前記組合せ像の各々の画素が、前記拡張カラー像及
び前記表示メモリの選ばれた部分集合の対応する画素の
Ｎビット・カラー・コードの個別のビットの論理的な組
合せで形成されるカラー像処理装置。

（44） 第（43）項に記載したカラー像処理装置に於
て、前記ビットの論理的な組合せがアンド関数であるカ
ラー像処理装置。

（45） 第（43）項に記載したカラー像処理装置に於
て、前記ビットの論理的な組合せがオア関数であるカラ
ー像処理装置。

（46） 第（39）項に記載したカラー像処理装置に於
て、前記組合せ像の各々の画素が、前記拡張カラー像及
び前記表示メモリの選ばれた部分集合の対応する画素の
Ｎビット・カラー・コードによって表わされる数の算術
的な組合せによって形成されるカラー像処理装置。

（47） 第（46）項に記載したカラー像処理装置に於
て、前記数の算術的な組合せが加算であるカラー像処理
装置。

（48） 第（46）項に記載したカラー像処理装置に於
て、前記数の算術的な組合せが減算であるカラー像処理
装置。

【図面の簡単な説明】

第１図は本発明に従ってグラフィック処理能力を持つ計
算機のブロック図、第２図は本発明の好ましい実施例の
グラフィックス処理回路のブロック図、第３図はXYアド
レス方式に従ってビット・マップ形メモリ内の個別の画
素アドレスを特定するやり方を示す図、第４図は線形ア
ドレス方式に従ってフィールド・アドレスを特定するや
り方を示す図、第５図は本発明の好ましい実施例に従っ
て１個のデータ・ワード内に長さが可変の画素データを
記憶する様子を示す図、第６図は本発明の好ましい実施
例でレジスタ・メモリ内に記憶される含意オペランドの
内容の配置を示す図、第７図は本発明のビット・マップ
形メモリ内のアレー移送動作の特性を示す図、第８図は
本発明によるビット・ブロック転送又はアレー移送動作
のフローチャート、第９図は本発明の好ましい実施例
で、入力／出力レジスタ内に記憶される含意オペランド
の内容の配置を示す図、第10図は本発明の好ましい実施
例のカラー拡張動作を図式的に示す図、第11図は本発明
の好ましい実施例によるカラー拡張回路の構成を示す回
路図、第12図は第11図に示す５者択１回路の構成を示す
回路図、第13図は第11図に示したバス選択回路の代表的
なビットの構成を示す回路図である。 主な符号の説明 120:グラフィックス・プロセッサ 130:メモリ 1100:カラー拡張回路

フロントページの続き (72)発明者 マイクル デイー．アサル アメリカ合衆国テキサス州シュガーラン ド，ダブリュ．ランゲクレスト プレース 3207 (72)発明者 マーク エフ．ノバツク アメリカ合衆国コロラド州コロラド スプ リングス スーツ 103，ヒルトン パー クウエイ 4575 (72)発明者 トーマス プレストン イギリス国ベツドフオードシヤー，ターレ イ，クロセンド レーン，ユウー トリー ハウス（番地なし) (56)参考文献 特開 昭60−128498（ＪＰ，Ａ)

Claims (2)

【特許請求の範囲】
1. 【請求項１】各画素が“1"又は“0"の値を有する１ビッ
   トで表される複数画素からなる第１画素アレイ、並びに
   各画素が前記第１画素アレイの１つの画素に対応し且つ
   複数ビットからなるカラーコードで表される第２画素ア
   レイを記憶するメモリ手段と、 前記メモリ手段に記憶された前記第１画素アレイを１画
   素当たり複数ビットに拡張し、その拡張されたビットを
   カラーコードに従って前記第２画素アレイに変換して前
   記メモリ手段に記憶するカラーコード拡張手段であっ
   て、前記第１画素アレイの画素が“1"の値の場合は第１
   のカラーコードを、“0"の値の場合は第２カラーコード
   を前記第２画素アレイの対応画素として前記メモリ手段
   に記憶する前記カラー拡張手段と、 を含む画像処理装置。
2. 【請求項２】複数のビットを有する画像データを転送す
   る単色像バスと、 前記単色像バスに接続され、前記画像データの各ビット
   に対しＮ個の“1"ビット又は“0"ビットを発生する単色
   像拡張手段と、 前記単色像拡張手段に接続された拡張単色像バスと、 Ｎビットの第１カラーコードを転送する第１カラーバス
   と、 Ｎビットの第２カラーコードを転送する第２カラーバス
   と、 前記拡張単色像バス、第１カラーバス及び第２カラーバ
   スに接続され、前記単色像拡張手段で発生した前記Ｎ個
   の“1"ビットに対して前記第１カラーコードを、また前
   記Ｎ個の“0"ビットに対して前記第２カラーコードを割
   り当てるカラーコード置換手段と、 を含む画像処理装置。