JPS63305430A - 誤り訂正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータビットと検査ビットから成る情報データ
を入力し、この情報データよりシンドロームを生成して
情報データの誤り訂正を行う誤り訂正回路に関する。

〔従来の技術〕

従来の誤り訂正回路の構成例を第４図に示す。

この構成例は、情報データよりシンドロームを発生し、
誤り訂正ビット位置を出力し、この誤り訂正ビット位置
信号に情報データの時間的位置を合せるために遅延させ
る回路構成となっていた。

第４図において、入力端子２１より情報データを入力す
る。出力端子３１からは誤り訂正された情報データを出
力する。切替回路２２は入力端子２１より入力される情
報データ及び反転回路３０より出力される情報データを
人力し。

これらの２つの信号を切替えてＲＡＭＫよるメモリ２３
に出力する。

メモリ２３に対する情報データの書き込み／読み出しは
読出し用アドレスカウンタ２５と書込み用アドレスカウ
ンタ２４と前記２つのアドレスを切替えるアドレス切替
回路２６の制御により行なわれる。読出し用アドレスカ
ウンタ２５のアドレス制御により情報データが読み出さ
れ。

シフトレジスタ２７及びシンドローム生成回路２８に入
力される。２９は訂正位置デコード回路であり、シンド
ローム生成回路２８で生成したシンドロームより訂正位
置情報を反転回路３０に出力する。シフトレジスタ２７
はシンドローム生成及び訂正位置情報生成で発生する遅
延時間に合せて情報データを遅延させ９反転回路３０に
出力する。反転回路６０では、訂正位置情報より情報デ
ータに対し誤り訂正を行ない、切替回路２２を通してメ
モリ２６に情報データを出力する。

〔発明が解決しようとする問題点〕

上述した従来の誤り訂正回路は、シンドローム生成及び
誤り訂正位置情報生成までの処理の遅延時間に合せて情
報データを遅延させる構成となっている。このため、こ
の誤り訂正回路の処理時間は（シンドローム生成回路２
８の遅延時間）＋（訂正位置デコード回路２９の遅延時
間）となる。訂正位置デコード回路２９の遅延時間は１
ワード（データビブトと検査ビットから成る）分となり
、処理時間が犬となる欠点がある。第５図に処理時間の
タイミングを示す。

〔問題点を解決するための手段〕

本発明の誤り訂正回路は、データビットと検査ビットか
ら成る１ブロックの情報データを蓄えるメモリと、その
情報データよりシンドロームを生成するシンドローム生
成回路と、このシンドロームを入力しシンドロームに対
応した誤りビット位置アドレスにデコードし、アドレス
を出力する訂正位置アドレス回路と、前記メモリに対し
てアドレスと書き込み／読み出し制御信号を発生するア
ドレス発生回路と、＃記訂正位置アドレス回路のアドレ
ス出力と前記アドレス発生回路のアドレス出力を切替え
、訂正位置アドレスとして出力するアドレス切替回路と
。

訂正位置アドレスで人力するデータに誤りがあれば訂正
する反転回路とを有している。

〔実施例〕

次に１本発明について図面を参照して説明する。

第１図は本発明の一実施例の構成図である。

１は入力端子、２は切替回路、６はメモリ、４はシンド
ローム生成回路、５は訂正位置アドレス回路、６はアド
レス発生回路、７はアドレス切替回路、８はオアゲート
、９は反転回路。

１０は出力端子を示す。

動作を詳細に説明する。入力端子１より入力された情報
データは切替回路２で選択されメモリ６に入力される。

この入力情報データはアドレス発生回路６から出力され
るＡＡ及びＡＢアドレスで指定されたメモリ５のアドレ
ス位置に書き込まれる。ここで、ＡＡアドレスはアドレ
ス切替回路７により選択される。

第３図にメモリ３のマツプを示す。ＡＡアドレスは１ワ
ード中のビット位置を、ＡＢアドレスは各ワード位置を
それぞれ表わす。

情報データの書き込みが終了すると誤り訂正処理を行う
。誤り訂正処理はまず、アドレス発生回路６でＡＢアド
レスをｒＯＪ、ＡＡアドレスを「０」からｒＭＪまでカ
ウントアツプしてアドレスを発生する。アドレス切替回
路７ではアドレス発生回路６のＡＡアドレスを選択し。

メモリ３に対して読出し制御を行い１ワードの情報デー
タを読み出す。読み出された情報データよりシンドロー
ム生成回路４にてシンドロームを生成する。このシンド
ローム生成回路４はシフトレジスタおよび排他的論理和
ゲートから成る割り算回路によって、生成多項式により
割り算を実行し、シンドロームを生成する。１ワード中
に誤りビットがない場合、シンドロームは「０」となる
。誤りが有る場合、シンドロームは値をもち（＋０）、
この値は１ワード中どのビットが誤ったかの情報と１対
１に対応づけられる。この１対１の対応関係から訂正位
置アドレス回路５ではシンドローム生成回路４からのシ
ンドロームよりＡＡアドレスをデコードする。この訂正
位置アドレス回路５で出力されるアドレスをアドレス切
替回路７にでＡＡアドレスとして選択する。この時ＡＢ
アドレスはアドレス発生回路６のアドレス値「０」をと
る。このＡＡ、ＡＢアドレスにより訂正されるビットオ
アゲート８の出力「１」が反転回路９に入力され、排他
的論理和（ＥＸ−ＯＲ）がとられ訂正が行わｎる。反転
回路９より出力されたビットデータはＡＡ、ＡＢアドレ
スでメモリ３に誓き込まれる。以上の様に処理時間は（
シンドローム生成回路４の遅延時間）＋（反転回路９の
遅延時間（２ビツト））となる。アドレス発生回路６の
ＡＢアドレス値を＋１カウントアツプし次の情報データ
１ワードを読み出し、上記の誤り訂正処理を行う。第２
図に処理時間のタイミングを示す。

〔発明の効果〕

以上説明したように本発明は、シンドロームより訂正す
べき情報データのビットが格納されているアドレスをデ
コードすることにより、誤り訂正に要する処理時間を短
縮できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例ｖｍ収図、第２図は第１図の
構成での処理時間のタイミングを示した図、第６図は第
１図の構成中のメモリのマツプ図、第４図は従来の構成
図、第５図は第４図の構成での処理時間のタイミングを
示した図である。 第１図において １・・・入力端子、２・・・切替回路、３・・・メモリ
。 ４・・・シンドローム生成回路、５・・・訂正位置アド
レス回路、６・・・アドレス発生回路、７・・・アドレ
ス切替回路、８・・・オアゲート、９・・・反転回路。 １０・・・出力端子。 誤りビット訂正　　　　　　　　　　　ロメモリ薔込み
　Ｗて 第３図 第４図 第５図

Claims (1)

【特許請求の範囲】
1. １、データビットと検査ビットから成る１ブロックの情
   報データを蓄えるメモリと、前記情報データよりシンド
   ロームを生成するシンドローム生成回路と、前記シンド
   ロームを入力しシンドロームに対応した誤りビット位置
   アドレスにデコードしアドレスを出力する訂正位置アド
   レス回路と、前記メモリに対してアドレスと書き込み／
   読み出し制御信号を発生するアドレス発生回路と、前記
   訂正位置アドレス回路のアドレス出力と前記アドレス発
   生回路のアドレス入出力を切替え、訂正位置アドレスと
   して出力するアドレス切替回路と、前記訂正位置アドレ
   スで入力するデータに誤りがあれば訂正する反転回路と
   を有することを特徴とする誤り訂正回路。