JPS63304616A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63304616A JPS63304616A JP62139715A JP13971587A JPS63304616A JP S63304616 A JPS63304616 A JP S63304616A JP 62139715 A JP62139715 A JP 62139715A JP 13971587 A JP13971587 A JP 13971587A JP S63304616 A JPS63304616 A JP S63304616A
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Landscapes
- Junction Field-Effect Transistors (AREA)
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- Superconductor Devices And Manufacturing Methods Thereof (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法に係り、特に配線遅延
を低減した超高速素子に好適な製造方法に関する。
を低減した超高速素子に好適な製造方法に関する。
近年、ＬＳＩの微細化に伴い、素子の動作スピードは向
上しているが、電極の微細化によって配線層の電気抵抗
が大きくなるという問題が生じている。ＭＯ８電界効果
トランジスタを例にとれば、ゲート電極を多結晶Ｓ１か
ら、シリサイドと多結晶Ｓ１との積層構造にする、ある
いは、ソース・ドレイン層上部をシリサイド化するなど
の技術が実用あるいは研究されてきた。
上しているが、電極の微細化によって配線層の電気抵抗
が大きくなるという問題が生じている。ＭＯ８電界効果
トランジスタを例にとれば、ゲート電極を多結晶Ｓ１か
ら、シリサイドと多結晶Ｓ１との積層構造にする、ある
いは、ソース・ドレイン層上部をシリサイド化するなど
の技術が実用あるいは研究されてきた。
一方、最近、Ｌａ−Ｂａ−Ｃｕ−〇系、Ｌａ−８ｒ−Ｃ
ｕ−０系で約４０Ｋ、さらにＹ−Ｂａ−Ｃｕ−０系で約
９０にの臨界温度を持つ高温超伝導体が発見され、これ
を用いて、半導体素子の配線遅延を低減しようという動
きが生まれている。
ｕ−０系で約４０Ｋ、さらにＹ−Ｂａ−Ｃｕ−０系で約
９０にの臨界温度を持つ高温超伝導体が発見され、これ
を用いて、半導体素子の配線遅延を低減しようという動
きが生まれている。
これらの材料をスパッタリング法や電子線加熱蒸着法に
より薄膜化した試みも報告されている。
より薄膜化した試みも報告されている。
（例えば、日経マイクロデバイス、１９８７年４月号Ｓ
Ｉページ） 〔発明が解決しようとする問題点〕 然るに、通常の薄膜技術のみによるならば、半導体層よ
り上層の配線部分の抵抗は低減できても、例えば、Ｐｅ
ｒｍｅａｂｌｅ Ｂａ５ｅ Ｔｒａｎｓｉｓｔｏｒのベ
ース電極のような半導体内部の電極・配線層の抵抗を低
減することは不可能である。
Ｉページ） 〔発明が解決しようとする問題点〕 然るに、通常の薄膜技術のみによるならば、半導体層よ
り上層の配線部分の抵抗は低減できても、例えば、Ｐｅ
ｒｍｅａｂｌｅ Ｂａ５ｅ Ｔｒａｎｓｉｓｔｏｒのベ
ース電極のような半導体内部の電極・配線層の抵抗を低
減することは不可能である。
そこで、本発明の目的は、半導体内部に超伝導体を埋め
込んだ構造を実現し、内部電極・配線層の抵抗を低減す
ることにある。
込んだ構造を実現し、内部電極・配線層の抵抗を低減す
ることにある。
上記目的は、半導体を、種結晶部より、超伝導体上に横
方向に結晶成長させることにより達成される。横方向結
晶成長法としては、ＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａ
ｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）、レーザーアニール
法、固相エピタキシャル成長法（５ｏｌｉｄＰｈａｓｅ
Ｅｐｉｔａｘｙ ： Ｓ Ｐ Ｅ ）などを用いるこ
とができる。
方向に結晶成長させることにより達成される。横方向結
晶成長法としては、ＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａ
ｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）、レーザーアニール
法、固相エピタキシャル成長法（５ｏｌｉｄＰｈａｓｅ
Ｅｐｉｔａｘｙ ： Ｓ Ｐ Ｅ ）などを用いるこ
とができる。
特に、ＳｉをＳＰＥ法によって横方向成長させる際、非
晶質の超伝導薄膜を形成しておき、ＳＰＥの後、高温熱
処理し、これを結晶化することが有効である。
晶質の超伝導薄膜を形成しておき、ＳＰＥの後、高温熱
処理し、これを結晶化することが有効である。
また、応用するデバイス構造によっては、超伝導体上に
絶縁膜などを形成して、その上に半導体を結晶成長させ
ることが有効な場合もある。
絶縁膜などを形成して、その上に半導体を結晶成長させ
ることが有効な場合もある。
第１図は、超伝導体薄膜上への半導体単結晶膜形成の原
理を示したものである。（ａ）は直接形成の場合、（ｂ
）は、中間層を介している。半導体基板１上に超伝導体
薄膜２を堆積した後、これをパターニングし、種結晶領
域４を設ける。その後、半導体単結晶薄膜３を、種結晶
領域４よりの縦方向エピタキシャル成長に続く横方向エ
ピタキシャル成長によって形成する。
理を示したものである。（ａ）は直接形成の場合、（ｂ
）は、中間層を介している。半導体基板１上に超伝導体
薄膜２を堆積した後、これをパターニングし、種結晶領
域４を設ける。その後、半導体単結晶薄膜３を、種結晶
領域４よりの縦方向エピタキシャル成長に続く横方向エ
ピタキシャル成長によって形成する。
酸化物系の超伝導体薄膜は、一般に多結晶であるが、こ
れを核として、半導体薄膜が多結晶化してしまう恐れが
ある。これを避けるには、超伝導体薄膜を非晶質で堆積
しておき、これが結晶化する７００〜９００℃以下で、
半導体薄膜を形成すればよい。特にＳｉのＳＰＥ法によ
れば、６００℃以下で横方向単結晶成長でき有効である
。
れを核として、半導体薄膜が多結晶化してしまう恐れが
ある。これを避けるには、超伝導体薄膜を非晶質で堆積
しておき、これが結晶化する７００〜９００℃以下で、
半導体薄膜を形成すればよい。特にＳｉのＳＰＥ法によ
れば、６００℃以下で横方向単結晶成長でき有効である
。
第１図（ｂ）のように、中間層５として、Ｓ ｉｏ２膜
を用いれば、横方向ＳＰＥに問題は生じない。
を用いれば、横方向ＳＰＥに問題は生じない。
さらに超伝導体を用いたＭＯ８構造が実現できる。
〔実施例１〕
まず初めに、本発明を用いて、Ｐｅｒｍｅａｂｌｅ Ｂ
ａ５ｅＴｒａｎｓｉｓｔｏｒ ： Ｐ Ｂ Ｔを製作し
た例について述べる。第２図は、その断面構造を示した
ものであり、（ａ）がショットキー型、（ｂ）がＭＯＳ
（Ｍｅｔａｌｏｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏ
ｒ ）型の構造である。
ａ５ｅＴｒａｎｓｉｓｔｏｒ ： Ｐ Ｂ Ｔを製作し
た例について述べる。第２図は、その断面構造を示した
ものであり、（ａ）がショットキー型、（ｂ）がＭＯＳ
（Ｍｅｔａｌｏｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏ
ｒ ）型の構造である。
ショットキー型構造を例にとり、第３図に従い、プロセ
ス工程を説明する。まず、ｎ型（１００）Ｓｉ基板３１
を、清浄した後、基板温度１００℃でＹ−Ｂａ−Ｃｕ−
０系超伝導体薄膜３２をスパッタリング法で形成した。
ス工程を説明する。まず、ｎ型（１００）Ｓｉ基板３１
を、清浄した後、基板温度１００℃でＹ−Ｂａ−Ｃｕ−
０系超伝導体薄膜３２をスパッタリング法で形成した。
膜厚は、約３０ｎｍ、膜は非晶質であった。（ａ）これ
を、電子線リソグラフィー技術を用いて、約２００ｎｍ
の＜１００＞方向に走るストラップ状に加工しベース電
極とした。（ｂ）次に、超高真空装置内で、Ｓｉ露出部
をクリーニングした後、基板温度１００℃で、非晶質Ｓ
ｉ膜２３を堆積した。なお、Ｓｉ堆積と同時にリンをイ
オン化ドーピングしｎ型とした。
を、電子線リソグラフィー技術を用いて、約２００ｎｍ
の＜１００＞方向に走るストラップ状に加工しベース電
極とした。（ｂ）次に、超高真空装置内で、Ｓｉ露出部
をクリーニングした後、基板温度１００℃で、非晶質Ｓ
ｉ膜２３を堆積した。なお、Ｓｉ堆積と同時にリンをイ
オン化ドーピングしｎ型とした。
（ｃ）これを、６００℃、４時間電気炉内で熱処理しＳ
ＰＥ法により単結晶Ｓ１膜３５とした後、ひき続き、９
００℃１時間熱処理し、超伝導体薄膜３４を結晶化した
。（ｄ）最後に、ウェハー両面にリンをイオン打込みし
ｎ＋型層３６とした後、ＡＱ膜３７を堆積し、エミッタ
及びコレクタ電極とした。
ＰＥ法により単結晶Ｓ１膜３５とした後、ひき続き、９
００℃１時間熱処理し、超伝導体薄膜３４を結晶化した
。（ｄ）最後に、ウェハー両面にリンをイオン打込みし
ｎ＋型層３６とした後、ＡＱ膜３７を堆積し、エミッタ
及びコレクタ電極とした。
このようにして作製した５ｉＰＢＴの最高発振周波数ｆ
ｍａｃは、液体窒素温度７７Ｋにおいて、１００ＧＨｚ
を越え、高温超伝導体の利用によるＰＢＴの超高速化が
確認できた。
ｍａｃは、液体窒素温度７７Ｋにおいて、１００ＧＨｚ
を越え、高温超伝導体の利用によるＰＢＴの超高速化が
確認できた。
なお、Ｓｉの面方位は、第４図（ａ）に示したベース電
極４２平面パターンの場合を想定しく１００）面を選び
、また、ベースを＜１００＞パターニングして用したが
、（ｂ）に示したように、電極パターンエツジ部４３が
素子能動領域４１内にある構造の場合、（１００）面を
用いてＳｉをＳＰＥさせるとエツジ部に結晶欠陥が発生
して、リーク電流の原因となりやすい。この場合、（１
１０）基板を用いる方が欠陥を低減できる。
極４２平面パターンの場合を想定しく１００）面を選び
、また、ベースを＜１００＞パターニングして用したが
、（ｂ）に示したように、電極パターンエツジ部４３が
素子能動領域４１内にある構造の場合、（１００）面を
用いてＳｉをＳＰＥさせるとエツジ部に結晶欠陥が発生
して、リーク電流の原因となりやすい。この場合、（１
１０）基板を用いる方が欠陥を低減できる。
次に本発明を用いてＳ ＯＩ （５ｉｌｉｃｏｎ ｏ
ｎＩｎｓｕｌａｔｏｒ ）構造積層型ＣＭＯＳトランジ
スタを形成した例につき述べる。
ｎＩｎｓｕｌａｔｏｒ ）構造積層型ＣＭＯＳトランジ
スタを形成した例につき述べる。
第５図は、その断面構造を示したものである。
ｐ型Ｓｉ基板５３に形成したｎ Ｍ ＯＳ トランジス
タ５１と、５０１層５６に形成したｐ Ｍｔ） Ｓ ｌ
〜７ンジスタ５２とでＣＭＯＳトランジスタを構成した
。
タ５１と、５０１層５６に形成したｐ Ｍｔ） Ｓ ｌ
〜７ンジスタ５２とでＣＭＯＳトランジスタを構成した
。
ｎ Ｍ ＯＳ トランジスタ５１形成後に、層間絶縁膜
５４を形成し、続いて、種結晶用の開孔部５５を設けた
。超伝導薄膜５６を堆積し、異方性エツチングにより側
壁部にのみこれを残した。次に、実施例１と同様の固相
エピタキシャル成長法によって、ＳＯＩ層５７を形成し
、ここにｐＭＯＳトランジスタを形成した。なお、ここ
に図中５９はＭＯ８Ｉ−ランジスタとｐＭＯＳトランジ
スタは、実質的に、超伝導体によって配線されたことに
なり、配線遅延をきわめて小さくできると共に、配線ス
ペースも縮小できた。
５４を形成し、続いて、種結晶用の開孔部５５を設けた
。超伝導薄膜５６を堆積し、異方性エツチングにより側
壁部にのみこれを残した。次に、実施例１と同様の固相
エピタキシャル成長法によって、ＳＯＩ層５７を形成し
、ここにｐＭＯＳトランジスタを形成した。なお、ここ
に図中５９はＭＯ８Ｉ−ランジスタとｐＭＯＳトランジ
スタは、実質的に、超伝導体によって配線されたことに
なり、配線遅延をきわめて小さくできると共に、配線ス
ペースも縮小できた。
本発明によれば、半導体内部に、超伝導体を埋め込んだ
構造が実現でき、内部電極、及び配線層の抵抗を低減し
、配線遅延を極端に小さくすることができ、半導体素子
の超高速化に効果がある。
構造が実現でき、内部電極、及び配線層の抵抗を低減し
、配線遅延を極端に小さくすることができ、半導体素子
の超高速化に効果がある。
第１図は、本発明の原理を示す断面図、第２図および第
３図は本発明の一実施例の素子断面図及びプロセスフロ
ー図、第４図は、第２図に示した一７＝ の素子断面図である。 １・半志体基板、２・・−超伝導体薄膜、３・・半導体
単結晶薄膜、４・種結晶領域、５・中間層草ｌ 図 （Ｌ） （ｌ） 茅３目 渣４ＬΣ −一一一一７−４２
３図は本発明の一実施例の素子断面図及びプロセスフロ
ー図、第４図は、第２図に示した一７＝ の素子断面図である。 １・半志体基板、２・・−超伝導体薄膜、３・・半導体
単結晶薄膜、４・種結晶領域、５・中間層草ｌ 図 （Ｌ） （ｌ） 茅３目 渣４ＬΣ −一一一一７−４２
Claims (1)
- 半導体の横方向結晶成長を用いて、超伝導体薄膜上に、
直接、あるいは、中間層を介して半導体薄膜を形成する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62139715A JPS63304616A (ja) | 1987-06-05 | 1987-06-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62139715A JPS63304616A (ja) | 1987-06-05 | 1987-06-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63304616A true JPS63304616A (ja) | 1988-12-12 |
Family
ID=15251728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62139715A Pending JPS63304616A (ja) | 1987-06-05 | 1987-06-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63304616A (ja) |
-
1987
- 1987-06-05 JP JP62139715A patent/JPS63304616A/ja active Pending
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