JPS63298655A - バス監視方式 - Google Patents
バス監視方式Info
- Publication number
- JPS63298655A JPS63298655A JP62135900A JP13590087A JPS63298655A JP S63298655 A JPS63298655 A JP S63298655A JP 62135900 A JP62135900 A JP 62135900A JP 13590087 A JP13590087 A JP 13590087A JP S63298655 A JPS63298655 A JP S63298655A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- circuit
- data
- parity
- checking
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012544 monitoring process Methods 0.000 claims description 18
- 230000000737 periodic effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
Landscapes
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバス監視方式に関し、特にプロセッサに接続さ
れたバス系を監視するバス監視方式に関する。
れたバス系を監視するバス監視方式に関する。
第２図は従来のバス監視方式の一例を示すブロック図で
、マイクロプロセッサ（以下ＰＲ）１にはデータバス（
以下ＤＢと記す）、アドレスバス（以下ＡＢと記す）お
よびリード／ライト等の制御信号をのせるコントロール
バス（以下ＣＢと記す）が接続され、ＡＢ、ＣＢに接続
されたアドレスデコーダ（ＡＤＥＣ）２はアクセス監視
回路（以下５ＵＰ）３に割り付けられた１つの固定した
アドレスにＰＲｌがアクセスした時だけ５ＵＰ３にリセ
ットパルスを出力するようになっており、５ＵＰ３はＰ
ＲＩがら周期的にアクセスされないときはアラームを送
出していた。つまり、５ＵＰ３がＰＲＩから周期的にア
クセスされたがどうかでバスの正常性をチェックしてい
た。
、マイクロプロセッサ（以下ＰＲ）１にはデータバス（
以下ＤＢと記す）、アドレスバス（以下ＡＢと記す）お
よびリード／ライト等の制御信号をのせるコントロール
バス（以下ＣＢと記す）が接続され、ＡＢ、ＣＢに接続
されたアドレスデコーダ（ＡＤＥＣ）２はアクセス監視
回路（以下５ＵＰ）３に割り付けられた１つの固定した
アドレスにＰＲｌがアクセスした時だけ５ＵＰ３にリセ
ットパルスを出力するようになっており、５ＵＰ３はＰ
ＲＩがら周期的にアクセスされないときはアラームを送
出していた。つまり、５ＵＰ３がＰＲＩから周期的にア
クセスされたがどうかでバスの正常性をチェックしてい
た。
上述した従来のバス監視方式では、固定したアドレスを
アクセスするだけなので、複数ビットで構成されるアド
レスバス、データバスのうち少数のビットに障害（例え
ば、アース落ち、切断等）が発生しても、この障害を検
出できないことがあるという欠点がある。
アクセスするだけなので、複数ビットで構成されるアド
レスバス、データバスのうち少数のビットに障害（例え
ば、アース落ち、切断等）が発生しても、この障害を検
出できないことがあるという欠点がある。
本発明のバス監視方式は、プロセッサに接続されたアド
レスバス、データバスからなるバス系の最終端に設けら
れ複数の異なるアドレスに割り付けられた前記データバ
スのパリエイチェック回路と、このパリティチェック回
路の結果によりパリティ演算されたデータの周期アクセ
スを監視する監視回路とを備え、前記プロセッサがパリ
ティ演算をしたデータを前記パリティチェック回路に周
期的に出力することを特徴とする。
レスバス、データバスからなるバス系の最終端に設けら
れ複数の異なるアドレスに割り付けられた前記データバ
スのパリエイチェック回路と、このパリティチェック回
路の結果によりパリティ演算されたデータの周期アクセ
スを監視する監視回路とを備え、前記プロセッサがパリ
ティ演算をしたデータを前記パリティチェック回路に周
期的に出力することを特徴とする。
次に、本発明について第１図を参照して説明する。
第１図は本発明のバス監視方式の一実施例を示すブロッ
ク図で、従来例と同じ構成要件には第２図と同じ符号を
付しである。本実施例はＤＢ。
ク図で、従来例と同じ構成要件には第２図と同じ符号を
付しである。本実施例はＤＢ。
ＡＢ、ＣＢの最終端にパリティチェック回路（以下ＰＣ
）４を設けている点が従来例の構成と異なっている。即
ちＰＣ４は複数の異なるアドレスに割り付けられたＤＢ
のデータのパリティチェックを行い、その結果を５ＵＰ
３へ出力するように接続されている。
）４を設けている点が従来例の構成と異なっている。即
ちＰＣ４は複数の異なるアドレスに割り付けられたＤＢ
のデータのパリティチェックを行い、その結果を５ＵＰ
３へ出力するように接続されている。
ＡＤＥＣ２はＰＣ４に割り付けられたアドレスをアクセ
スされた時のみＰＣ４にイネーブル信号を出力し、ＰＣ
４はイネーブルされた時のみＤＢのデータをパリティチ
ェックし、このチェック結果が正常データであれば５Ｕ
Ｐ３にリセットパルスを出力し、５ＵＰ３をリセットさ
せる５ＵＰ３は一定時間以上リセットされないときは障
害と判断してアラームを送出する。ＰＲＩは一定間隔で
順番にアドレス、データを変化させてＰＣ４に出力する
。このアドレス、データをＡＢ、ＤＢすべてのビットが
試験できるように変化させていけば、ＡＢ、ＤＢのいず
れかのビットが障害時には５ＵＰ３にリセットパルスを
出力しない周期があるので、５ＵＰ３は障害を検出する
ことができる。またバス系の最終端にＰＣ４を設けてい
るので、バス系の途中のバスの障害もすべて検出できる
。
スされた時のみＰＣ４にイネーブル信号を出力し、ＰＣ
４はイネーブルされた時のみＤＢのデータをパリティチ
ェックし、このチェック結果が正常データであれば５Ｕ
Ｐ３にリセットパルスを出力し、５ＵＰ３をリセットさ
せる５ＵＰ３は一定時間以上リセットされないときは障
害と判断してアラームを送出する。ＰＲＩは一定間隔で
順番にアドレス、データを変化させてＰＣ４に出力する
。このアドレス、データをＡＢ、ＤＢすべてのビットが
試験できるように変化させていけば、ＡＢ、ＤＢのいず
れかのビットが障害時には５ＵＰ３にリセットパルスを
出力しない周期があるので、５ＵＰ３は障害を検出する
ことができる。またバス系の最終端にＰＣ４を設けてい
るので、バス系の途中のバスの障害もすべて検出できる
。
以上説明したように本発明は、プロセッサに接続された
バス系の最終端に複数の異なるアドレスに割り付けられ
たデータバスのパリティチェック回路とこのパリティチ
ェック回路へのアクセスを監視する監視回路を設けるこ
とにより、データバス、アドレスバスのすべてのビット
障害を検出できる効果がある。また、プロセッサの周期
的なデータ出力も監視していることになるので、プロセ
ッサの暴走等の走行監視も同時に行える効果がある。
バス系の最終端に複数の異なるアドレスに割り付けられ
たデータバスのパリティチェック回路とこのパリティチ
ェック回路へのアクセスを監視する監視回路を設けるこ
とにより、データバス、アドレスバスのすべてのビット
障害を検出できる効果がある。また、プロセッサの周期
的なデータ出力も監視していることになるので、プロセ
ッサの暴走等の走行監視も同時に行える効果がある。
第１図は本発明のバス監視方式の一実施例を示すブロッ
ク図、第２図は従来のバス監視方式の一例を示すブロッ
ク図である。 １・・・マイクロプロセッサ（ＰＲ） 、２・・・アド
レスデコーダ（ＡＤＥＣ）、３・・・アクセス監視回路
（ＳＵＰ）、４・・・パリティチェック回路（ＰＣ）、
ＡＢ・・・アドレスバス、ＣＢ・・・コントロールバス
、ＤＢ・・・データバス。
ク図、第２図は従来のバス監視方式の一例を示すブロッ
ク図である。 １・・・マイクロプロセッサ（ＰＲ） 、２・・・アド
レスデコーダ（ＡＤＥＣ）、３・・・アクセス監視回路
（ＳＵＰ）、４・・・パリティチェック回路（ＰＣ）、
ＡＢ・・・アドレスバス、ＣＢ・・・コントロールバス
、ＤＢ・・・データバス。
Claims (1)
- プロセッサに接続されたアドレスバス、データバスから
なるバス系の最終端に設けられ複数の異なるアドレスに
割り付けられた前記データバスのパリティチェック回路
と、このパリティチェック回路の結果によりパリティ演
算されたデータの周期アクセスを監視する監視回路とを
備え、前記プロセッサがパリティ演算をしたデータを前
記パリティチェック回路に周期的に出力することを特徴
とするバス監視方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62135900A JPS63298655A (ja) | 1987-05-29 | 1987-05-29 | バス監視方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62135900A JPS63298655A (ja) | 1987-05-29 | 1987-05-29 | バス監視方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63298655A true JPS63298655A (ja) | 1988-12-06 |
Family
ID=15162446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62135900A Pending JPS63298655A (ja) | 1987-05-29 | 1987-05-29 | バス監視方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63298655A (ja) |
-
1987
- 1987-05-29 JP JP62135900A patent/JPS63298655A/ja active Pending
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