JPS63294114A - ラッチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、論理集積回路技術さらにはバイポーラ論理
集積回路のラッチ回路に適用して特に有効な技術に関し
、例えばスキャン方式の診断回路を備えた論理集積回路
にお□けるラッチ回路の構成方式に利用して有効な技術
に関する。

［従来技術］ 論理集積回路は、フリップフロップなどの記憶回路（ラ
ッチ回路）を含む順序回路と、これを含まない組合せ回
路とにより構成される。順序回路を有する論理集積回路
は、回路の大規模化に伴い内部記憶状態の数が増大する
ため、検出率の高いテストパターンの作成が非常に困難
になる。

そこで、論理ＬＳＩの診断方式として、各種スキャン設
計方式が提案されている（日経マグロウヒル社発行、「
日経エレク１〜ロニクスＪ１．９８６年７月２８日号、
第３０１頁〜第３２２頁参照）。

それらのスキャン設計方式の−っに、ランダム・アクセ
ス・スキャン方式がある。この方式は、ＬＳＩ内のどの
ランチ回路もメモリ１ピッ１−分の記憶要素となるよう
に接続を行ない、スキャンアドレス信号によってラッチ
回路を選択してデータのスキャンイン、スキャンアウト
を行なうものである。

その場合の各ラッチ回路の構成を第２図に示す。

すなわち、システムを構成する各ラッチ回路１ごとに、
スキャンアラ１〜用のグー１〜回路２を接続しておくよ
うになっている。

［発明が解決しようとする問題点］ 上記のごとく、ラッチ回路１の出力端子Ｑにスキャン用
ゲート回路２が接続された構成になっていると、システ
ム出力信号の遅延の原因となる。

しかも、従来のランダｌトアクセス・スキャン方式の診
断回路では、ラッチ回路１とスキャン用ゲ□　−ト回路
２とがＤＡ（デザイン・オー１〜メーシヨン）設計上、
各々独立のセルとして扱われていた。

そのため、ラッチ回路１とスキャン用ケー１−回路２と
が比較的離れた位置に設けられることが多く、ラッチ回
路］とスキャン用ゲー１〜回路２とを結ぶ配線長が長く
なる。その結果、ラッチ回路］のシステム出力端子に接
続される配線寄生容量が大きくなり、高速化の妨げにな
っていた。

また、］二記の場合、ラッチ回路」の他方の出力端子の
に、スキャン用ゲート回路２を接続することによりシス
テム出力信号の遅延を防止する方法も考えられる。しか
しながら、システムの論理−１−必要としない出力のを
出力させるようにすると、余計なエミッタフォロワ等の
出方回路が必要になるため、ラッチ回路の消費電力が増
大するという不都合が生しる。

この発明の目的は、スキャン方式の診断回路を備えた論
理ＬＳＩおいて、消費電力を増大させたり、回路を複雑
にしたりすることなく、スキャン用ゲー１−回路が付随
されたラッチ回路における信号の遅延を減少させ、もっ
て論ｐＩ目、ＳＩの高速化を図ることにある。

＝３− この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、電流切換回路を縦積みにしたＥ　ＣＴ。

（エミッタ・カップルド・ロジック）型シリーズゲート
からなるラッチ回路とＥＣＬゲート回路とを組合せて設
計上一つのセルとして扱うと共に、シリーズゲート内の
フィードバック経路の一部から信号を取り出してスキャ
ン用ＥＣＬゲート回路に供給して診断際にラッチデータ
の出力を行なわせるようにするものである。

「作用コ 」二記手段によれば、ラッチ回路とスキャン用ゲート回
路との距離が常に最短になるため配線容量によるシステ
ム出力信号の遅延を最小にできると共に、フィードバッ
ク経路の信号をスキャン用ゲート回路に供給して動作さ
せることができるため、−４＝ システムの論理上ラッチの出力Ｑが不要な場合にその出
力端子をラッチ回路に設ける必要性をなくして、消費電
力の増大製防止し、論理ＬＳＩの高速化を図るという上
記目的を達成することができる。

［実施例］ 第１図には、本発明をＥ　ＣＬ型ゲートアレイのような
論理ＬＳＩにおけるラッチ回路に適用した場合の一実施
例が示されている。

第１図の回路は、クロックパルスＣＫの立下りに同期し
て、データ信号Ａを取り込むようにされている。

すなわち、データ信号Ａをベース端子に受けるようにさ
れたトランジスタＱ１と、基準電圧ＶｎＢをベース端子
に受けるようにされた１〜ランジスタＱ２とは、エミッ
タが共通に接続されたＥＣＬ回路を構成している。トラ
ンジスタＱ□とＱ２とは差動動作し、データ信号Ａのレ
ベルが基準電圧ＶＢＢよりも高いか低いかによって差動
出力Ｖｄ、。

ｖｄ２が反転する。

差動出力Ｖｄ、とＶ　ｄ　２は、各々出力用エミッタフ
ォロワ・１〜ランジスタＱ７とＱ、に供給され、そのエ
ミッタ出力が次段の論理回路に供給されるようになって
いる。

上記差動トランジスタＱ、にはトランジスタＱ。

が、またトランジスタＱ２には１−ランジスタＱ４がそ
れぞれコレクタ共通接続され、トランジスタＱ、とＱ４
とはエミッタが共通に接続されている。そして、上記差
動トランジスタＱ□、Ｑ２の共通エミッタ端子と、差動
トランジスタＱ３、Ｑ４の共通エミッタ端子には、同じ
くエミッタ共通接続されたトランジスタＱ５とＱ６およ
び定電流源ＣＣ３とからなる電流切換回路が接続されて
いる。つまり、この電流切換回路によって、トランジス
タＱ、。

Ｑ２のＥ　ＣＴ、回路またはＱ３、Ｑ４のＥ　ＣＬ回路
のいずれか一方にのみ電流が流され、電流が流された方
の回路が動作されるようになっている。上記電流切換回
路を制御するために、クロックパルスＧ　ＫとＣＫがト
ランジスタＱ！、とＱ６のベースに印加されるようにさ
れている。

さらに、この実施例では上記ＥＣＬ回路の差動出力Ｖｄ
、、Ｖｄ、が、トランジスタＱｌｌと抵抗Ｒ７とからな
るエミッタフォロワ回路ＥＦ３および１−ランジスタＱ
　、ｎと抵抗Ｒ４とからなるエミッタフォロワ回路ＥＦ
４に各々供給される。そして、エミッタフォロワ回路Ｅ
Ｆ３の出力は、トランジスタＱ、とペアをなす反対側の
１〜ランジスタＱ３のベースに、またエミッタフォロワ
回路ＥＦ４の出力は、１−ランジスタＱ２とペアをなす
反対側の１−ランジスタＱ４のベースにそれぞれ交差的
に印加される。

これによって、上記電流切換回路（Ｑ、、Ｑ、）により
１〜ランジスタＱ３とＱ４からなるＥｃ　ｒ、回路の側
に電流が流されると、その出力がエミッタフォロワＥＦ
３．ＥＦ４を介してＥＣＬ回路（Ｑ３、Ｑ、）にフィー
ドバックされる。その結果、ＥＣＬ回路の出力状態が保
持される。つまり、トランジスタＱ３．Ｑ、からなるＥ
　ＣＬ回路と、エミッタフォロワ回路ＥＦ３およびＥＦ
４とによってホールド回路が構成される。

＝７− 一方、上記電流切換回路（Ｑ、、Ｑ、）によりトランジ
スタＱ、とＱ２とからなるＥＣＬ回路の側に電流が流さ
れると、そのときトランジスタＱユのベースに入力され
ているデータ信号Ａに応した差動出力Ｖｄ、、Ｖｄ２が
現れる。つまり、データ信号Ａが取り込まれる。

上記Ｅ　ＣＬ回路（Ｑ、、Ｑ、）とＥＣＬ回路（Ｑ３、
Ｑ、）はいずれか一方のみが動作されるように構成され
ているため、電流切換回路（Ｑ５．　Ｑ、）が先ずＥＣ
Ｌ回路（Ｑ工、Ｑ２）の側に電流を流してデータ信号を
取り込んでから、Ｅ　ＣＬ回路（Ｑ３゜Ｑｌ、）の側に
電流を切り換えてやると、ＥＣＬ回路（Ｑ、、　Ｑ、）
に取り込まれた信号が、ＥＣＬ回路（Ｑ、、Ｑ、）とエ
ミッタフォロワＥＦ３およびＥＦ４とからなるホールド
回路に保持されることになる。この実施例では、上記電
流切換回路における電流の切換えが、外部からのクロッ
クパルスＣＫ、ＣＫによって行われるようにされている
。

さらに、この実施例では上記ラッチ回路１の近傍にスキ
ャン用ゲート回路となるＥＣＬ回路２が設けられており
、上記エミッタフォロワＥＦ４から１−ランジスタＱ４
へのフィードバック経路ＦＢより信号線０□を介して信
号が取り出され、それが３人力ＮＯＲゲー１−を構成す
るＥＣＬ回路２の入力トランジスタＱ　、Ｉ−Ｑ　ｓ３
の−っＱ、１のベースに供給されている。また、残りの
２つの入力トランジスタＱ　＋　２とＱ、３のベースに
は、図示しないデコーダ等から出力させるスキャン用選
択信号Ｗｉ。

Ｂｊが印加され、選択信号ＷｉとＢｊがともにロウレベ
ルのときに、上記ラッチ回路１のフィードバック経路Ｆ
Ｂから取り出された信号に応じた信号が、エミッタフォ
ロワＥＦ５よりスキャンアウトデータＳＤとして出力さ
れる。このをスキャンアウトデータＳＤは、システム出
力Ｑと論理レベルが一致している。

一上記ラッチ回路１とスキャン用Ｅ　ＣＬグー８回路２
とは、ＤＡ設計」二常にペアをなす一つのセルとして扱
うようにされる。これによって自動配線設計が容易にな
ると共に、信号線Ｑ、の長さが短くなり、フィードバッ
ク経路ＦＢの配線寄生容斌をそれほど増大させずに済み
、その結果、データラッチ速度の低下が防止される。

また、従来のラッチ回路では、ＯＲ側の出カニミッタフ
ォロワＥＦＩもしくはＮＯＲ側の出カニミッタフォロワ
ＥＦ２からスキャン用ＥＣＬゲート回路２に信号が供給
されるようにされていたものが、上記実施例のラッチ回
路においては、フィードバック経路すなわちエミッタフ
ォロワＥＦ４の出力の一部をスキャン用ＥＣＬゲー１〜
回路２に供給するようになっている。そのため、システ
ム出力を形成するエミッタフォロワＥＦＩやＥＦ２には
、余分な配線容量が付かないことになる。その結果、シ
ステム動作時のラッチ回路の遅延時間が低減され、高速
動作が可能となる。

しかも、エミッタフォロワＥＦＩやＥＦ２からスキャン
用ＥＣＬゲート回路２に対して信号を送る必要がないの
で、システム出力ＱまたはＱのいずれか一方の信号が不
要なラッチ回路においては、エミッタフォロワＥＦ２ま
たはＥＦＩの接続を外すように配線形成を行なうことに
より、その全消費電力を減らすことができる。

次に、上記ラッチ回路を用いた診断回路内蔵の論理ＬＳ
Ｉについて、第３図を用いて簡単に説明する。

この実施例の論理ＬＳＩでは、外部より供給されるスキ
ャンアドレスをデコードして選択信号Ｗｊ、Ｂｊを形成
するスキャンアドレス・デコーダＳＡＤが設けられてい
る。そして、内部ロジック回路を構成する各ラッチ回路
（フリップフロップ）ＬＴＣｉｊには予めアドレスが割
り付けられており、上記スキャンアドレス・デコーダＳ
ＡＤから出力される一対の選択信号Ｗｉ、、Ｂｊが供給
され、両方の選択信号Ｗｉ、Ｂｊがともにロウレベルに
されたとき、対応するラッチ回路ＬＴＣｉｊからスキャ
ンデータ線５ＤＬＪ二にそのときランチされているデー
タが出力される。各ラッチ回路ＬＴＣ１Ｊのスキャンデ
ータ出力は、数個ずつワイヤードオアされた後、何段か
のＯＲゲートＧ　、０．　Ｇ、２゜・・・・を介して一
本の信号線に集められ、出力バッファＢＡＦによってス
キャンデータ出力端子り。

よりＴ、、　Ｓ　Ｔの外部へ出力されるようになってい
る。

さらに、図示しないが、」１記とは逆に、スキャンアド
レス・デコーダＳＡＤによって選択されたラッチ回路Ｌ
　Ｔ　Ｃｉ　、ｊに対してナス１〜パターンデータを入
力するためのスキャンイン経路も設けられる。

以上説明したごとく上記実施例は、電流切換回路を縦積
みにしたＥＣＬ（エミッタ・カップルド・ロジック）型
シリーズゲートからなるラッチ回路とＥ　ＣＬグー１−
回路とを組合せて設計」ニ一つのセルとして扱うと共に
、シリーズゲーＩ−内のフィードバック経路の一部から
信号を取り出してスキャン用Ｅ　ＣＬグー１−回路に供
給して診断の際にラッチデータの出力を行なわせるよう
にしたので、ラッチ回路とスキャン用ゲー１〜回路との
距離が常に最短になるため配線容量によるシステム出力
信号の避妊が最小にされるという作用により、論理ＬＳ
■が高速化されるという効果がある。

また、電流切換回路を縦積みにしたＥＣＬ　（エミッタ
・カップルド・ロジック）型シリーズゲー−１２＝ トからなるラッチ回路とＥＣＬゲー１−回路とを組合せ
て設計」ニ一つのセルとして扱うと共に、フィードバッ
ク経路の一部から信号を取り出してスキャン用ＥＣＬゲ
ート回路に供給して診断の際にラッチデータの出力を行
なわせるようにしたので、システムの論理」ニラッチの
出力のが不要な場合にその出力端子をラッチ回路に設け
る必要性がなくなるという作用により、ラッチ回路にお
ける消費電力の増大を抑制することができる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば」１記実施例では
ラッチ回路１のＮＯＲ側出力ノードに接続されたフィー
ドバック用トランジスタＱ、。の出力の一部を取り出し
てスキャン用ＥＣＬゲート２に供給しているが、ＯＲ側
の出力ノードに接続されたフィードバック用トランジス
タＱＩｌの出力の一部を取り出してスキャン用ＥＣＬゲ
ー１〜２に供給するようにしてもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＥＣＬ系ゲー１〜ア
レイに適用したものについて説明したがこの発明はそれ
に限定されるものでなく、ラッチ回路を有する論理集積
回路一般に利用することができる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、スキャン方式の診断回路を備えた論理ＬＳＩ
おいて、消費電力を増大させたり、回路を複雑にしたり
することなく、スキャン用ゲー１−回路が付随されたラ
ッチ回路における信号の遅延を減少させ、もって論理Ｌ
ＳＩの高速化を図ることができる。

【図面の簡単な説明】

第１図は本発明に係るスキャン用ゲート付ラッチ回路の
一実施例を示す回路図、 第２図は従来のスキャン用ゲート付ラッチ回路の一例を
示す回路構成図、 第３図はスキャン用ゲート付ラッチ回路を用いた論理集
積回路における診断回路の構成を示すブロック図である
。 １・・・・ラッチ回路、２・・・・スキャン用ゲート回
路、ＥＦ１〜ＥＦ５・・・・エミッタフォロワ、ＬＴＣ
・・・・スキャン用ゲート付ラッチ回路、ＳＤＬ・・・
・スキャンデータ線。

Claims (1)

1. 【特許請求の範囲】 １、データ信号を取り込む差動型のラッチ部と、このラ
   ッチ部に取り込まれたデータを保持する差動型のホール
   ド部と、制御信号に応じて上記ラッチ部またはホールド
   部のいずれか一方をアクティブ状態にさせる切換回路部
   とからなるラッチ回路内のフィードバック経路に、ホー
   ルド中のデータを出力するためのゲート回路が接続され
   てなることを特徴とするラッチ回路。 ２、上記切換回路部は、上記ラッチ部またはホールド部
   のいずれか一方にのみ電流を流してアクティブ状態にさ
   せる差動型の電流切換回路からなることを特徴とする特
   許請求の範囲第１項記載のラッチ回路。 ３、上記電流切換回路は、エミッタ共通接続されたバイ
   ポーラトランジスタと定電流源とから構成され、上記ゲ
   ート回路はエミッタ・カップルド・ロジック回路により
   構成されてなることを特徴とする特許請求の範囲第１項
   もしくは第２項記載のラッチ回路。