JPS63292823A - 複数信号線上の特定ビット計数回路 - Google Patents
複数信号線上の特定ビット計数回路Info
- Publication number
- JPS63292823A JPS63292823A JP62126926A JP12692687A JPS63292823A JP S63292823 A JPS63292823 A JP S63292823A JP 62126926 A JP62126926 A JP 62126926A JP 12692687 A JP12692687 A JP 12692687A JP S63292823 A JPS63292823 A JP S63292823A
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- Japan
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- signal
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- specific bit
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- 238000001514 detection method Methods 0.000 claims abstract description 30
- 239000000284 extract Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は信号線上の特定ビットを計数する回路に関し、
特に複数の信号線間において、位相同期がとれ、各信号
線の信号形式が同一の場合の特定ビット計数回路に関す
る。
特に複数の信号線間において、位相同期がとれ、各信号
線の信号形式が同一の場合の特定ビット計数回路に関す
る。
従来、この種の位相同期のとれた複数信号線上の特定ビ
ットを計数する回路は、各信号線ごとに特定ビットの検
出を行う検出部を有し、各々の検出部の出力に対しそれ
ぞれの検出数をカウントするカウンタを設け、０本の信
号線の信号系全体のカウント和がｍとなるような全ての
組合せに対し各々デコーダを有し、そのデコード出力の
論理和をとる構成となっていた。
ットを計数する回路は、各信号線ごとに特定ビットの検
出を行う検出部を有し、各々の検出部の出力に対しそれ
ぞれの検出数をカウントするカウンタを設け、０本の信
号線の信号系全体のカウント和がｍとなるような全ての
組合せに対し各々デコーダを有し、そのデコード出力の
論理和をとる構成となっていた。
このような従来の特定ビット計数回路の一例の概略ブロ
ック構成を第３図に示す、この特定ビット計数回路は、
位相同期がとれ信号形式が同じ０本の信号線Ｆ１〜Ｆｎ
に対する特定ビットの検出部Ｈ１〜Ｈｎと、これら検出
部によって検出された検出結果のカウントを行うカウン
ト部１ｆ−Ｉｎと、０本の信号線Ｆ１ｘＦｎの信号系苓
体のカウント和がｍとなるような全ての組合せＮのデコ
ード部Ｊと、このデコード部の出力結果の論理和をとる
ＯＲ回路にとから構成されている。
ック構成を第３図に示す、この特定ビット計数回路は、
位相同期がとれ信号形式が同じ０本の信号線Ｆ１〜Ｆｎ
に対する特定ビットの検出部Ｈ１〜Ｈｎと、これら検出
部によって検出された検出結果のカウントを行うカウン
ト部１ｆ−Ｉｎと、０本の信号線Ｆ１ｘＦｎの信号系苓
体のカウント和がｍとなるような全ての組合せＮのデコ
ード部Ｊと、このデコード部の出力結果の論理和をとる
ＯＲ回路にとから構成されている。
特定ビット検出部Ｈ１〜Ｈｎには、クロックパルスＧが
入力され、このクロックパルスによって特定ビットの検
出が行われる。
入力され、このクロックパルスによって特定ビットの検
出が行われる。
上述した従来の複数信号線上の特定ビット計数回路にお
いて、０本の信号線Ｆ１〜Ｆｎのカウント和がｍとなる
ような組合せＮはＮ ＝ ｌｌ＊ｔｌ−Ｉ Ｃｍ通りあ
り、例えば信号線の数が４本で、信号線全部でカウント
されるカウント和が２の場合、ｎ＝４、ｍ＝２すなわち
ｔ＋ａ−１Ｃｚ ＝１０通りの組合せとなり、この時の
検出状態を次表に示す。
いて、０本の信号線Ｆ１〜Ｆｎのカウント和がｍとなる
ような組合せＮはＮ ＝ ｌｌ＊ｔｌ−Ｉ Ｃｍ通りあ
り、例えば信号線の数が４本で、信号線全部でカウント
されるカウント和が２の場合、ｎ＝４、ｍ＝２すなわち
ｔ＋ａ−１Ｃｚ ＝１０通りの組合せとなり、この時の
検出状態を次表に示す。
このときの組合せＮは信号線の本数ｎおよびカウント和
ｍが大きくなるほど数が増え、デコード部Ｊのデコード
回路がＮと同数分必要となるため、−それに応じてハー
ド量が増大し、回路が複雑なものとなり、その規模も大
きくなるという欠点がある。
ｍが大きくなるほど数が増え、デコード部Ｊのデコード
回路がＮと同数分必要となるため、−それに応じてハー
ド量が増大し、回路が複雑なものとなり、その規模も大
きくなるという欠点がある。
また実際には、信号線の本数ｎの値を一定にし、全ビッ
トのカウント和ｍを可変にして使用する場合がよくあり
、このときＮの値が変わり、その度に回路構成や規模を
変えなければならず、ｍの値を変えることに対して柔軟
性に乏しいという欠点がある。
トのカウント和ｍを可変にして使用する場合がよくあり
、このときＮの値が変わり、その度に回路構成や規模を
変えなければならず、ｍの値を変えることに対して柔軟
性に乏しいという欠点がある。
本発明の目的は、このような欠点を除去した複数信号線
上の特定ビット計数回路を提供することにある。
上の特定ビット計数回路を提供することにある。
本発明は、相互に位相同期のとれた複数の信号線を有す
る信号系で、複数信号線上の特定ビットを計数する回路
において、 各信号線ごとに特定ビットの検出を行う複数の検出部と
、 これらの検出部の出力を多重化する多重化部と、この多
重化部の出力をカウントするカウント部とを備えること
を特徴としている。
る信号系で、複数信号線上の特定ビットを計数する回路
において、 各信号線ごとに特定ビットの検出を行う複数の検出部と
、 これらの検出部の出力を多重化する多重化部と、この多
重化部の出力をカウントするカウント部とを備えること
を特徴としている。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック図である。本
実施例の特定ビット計数回路は、それぞれ位相同期がと
れ信号形式が同じ０本の信号線Ａ１〜Ａｎに対する特定
ビットの検出部Ｃ１ｘＣｎと、これら検出部での検出結
果の多重化を行う多重化部りと、この多重化部りの信号
中の検出結果をカウントするカウント部Ｅとから構成さ
れている。
実施例の特定ビット計数回路は、それぞれ位相同期がと
れ信号形式が同じ０本の信号線Ａ１〜Ａｎに対する特定
ビットの検出部Ｃ１ｘＣｎと、これら検出部での検出結
果の多重化を行う多重化部りと、この多重化部りの信号
中の検出結果をカウントするカウント部Ｅとから構成さ
れている。
特定ビット検出部０１〜Ｃｎのそれぞれにはクロックパ
ルスｂが入力され、各検出部はこのクロックパルスによ
り各々の信号線上の特定ビットを検出する。
ルスｂが入力され、各検出部はこのクロックパルスによ
り各々の信号線上の特定ビットを検出する。
次に、本実施例の動作を、第２図のタイミングチャート
をも参照しながら説明する。なお、第２図のタイミング
チャートは、４本の信号線でカウントされるビットの和
が２の場合と、３の場合についての例を示したものであ
る。
をも参照しながら説明する。なお、第２図のタイミング
チャートは、４本の信号線でカウントされるビットの和
が２の場合と、３の場合についての例を示したものであ
る。
第２図において、ａ１〜ａ４は４本の信号線の入力形式
を示したもので、ここで斜線で示した部分は検出される
特定ピッ゛トの位置を示している。
を示したもので、ここで斜線で示した部分は検出される
特定ピッ゛トの位置を示している。
信号線ａ１は特定ビットＸｉ、Ｙｌ、Ｚｌを、信号ｖＡ
ａ２は特定ビア）Ｘ２．Ｙ２．Ｚ２を、信号線ａ３は特
定ビットＸ３．Ｙ３．Ｚ３を、信号線ａ４は特定ピッ１
−Ｘ４．Ｙ４．Ｚ４を有している。
ａ２は特定ビア）Ｘ２．Ｙ２．Ｚ２を、信号線ａ３は特
定ビットＸ３．Ｙ３．Ｚ３を、信号線ａ４は特定ピッ１
−Ｘ４．Ｙ４．Ｚ４を有している。
特定ビット検出部０１〜Ｃ４では、入力される特定ビッ
ト検出用のクロックパルスｂによって特定ビットの検出
を行う。検出された特定ビットをそれぞれクロックパル
スｂでラッチした結果を、特定ビット検出出力信号０１
〜Ｃ４で示す、これら信号は、多重化部りに送られる。
ト検出用のクロックパルスｂによって特定ビットの検出
を行う。検出された特定ビットをそれぞれクロックパル
スｂでラッチした結果を、特定ビット検出出力信号０１
〜Ｃ４で示す、これら信号は、多重化部りに送られる。
多重化部りには、４本の信号線ａ１〜ａ４のビットタイ
ミングのパルスｄ、および特定ビット検出出力信号０１
〜Ｃ４を多重化するためのパルスｅが入力される。多重
化部りでは、ビットタイミングのパルスｄと多重化パル
スｅとのゲートをとり、信号０１〜Ｃ４の部分を抜き出
す、得られた多重化部出力信号をｆで示す。− この多重化部出力信号ｆにおける検出状態の一例として
、信号線ａ１〜ａ４中のａｌおよびａ２゜にて特定ビッ
トが検出された場合の出力信号をｆｌで、信号線ａ１〜
ａ４中のａｌ、ａ２．ａ３にて特定ビットが検出された
場合の出力信号を１２で示している。
ミングのパルスｄ、および特定ビット検出出力信号０１
〜Ｃ４を多重化するためのパルスｅが入力される。多重
化部りでは、ビットタイミングのパルスｄと多重化パル
スｅとのゲートをとり、信号０１〜Ｃ４の部分を抜き出
す、得られた多重化部出力信号をｆで示す。− この多重化部出力信号ｆにおける検出状態の一例として
、信号線ａ１〜ａ４中のａｌおよびａ２゜にて特定ビッ
トが検出された場合の出力信号をｆｌで、信号線ａ１〜
ａ４中のａｌ、ａ２．ａ３にて特定ビットが検出された
場合の出力信号を１２で示している。
カウント部Ｅでは、信号ｆで出力された検出結果のカウ
ント和がｍとなった時、出力信号ｇを出力する。第２図
には、カウント和が２となった時の出力信号をｇｌで、
カウント和が３となった時の出力信号をｇ２で示してい
る。
ント和がｍとなった時、出力信号ｇを出力する。第２図
には、カウント和が２となった時の出力信号をｇｌで、
カウント和が３となった時の出力信号をｇ２で示してい
る。
以上のように本実施例によれば、カウント部Ｅが１個で
構成されているので、カウント部Ｅの出力により、全信
号線のカウント和をまとめて検出することができる。従
って、カウント和が変わっても全信号線上のカウント和
を多重化し検出を行う方式に変わりがなく、複数信号線
上のカウント和の状態がそのまま検出される。
構成されているので、カウント部Ｅの出力により、全信
号線のカウント和をまとめて検出することができる。従
って、カウント和が変わっても全信号線上のカウント和
を多重化し検出を行う方式に変わりがなく、複数信号線
上のカウント和の状態がそのまま検出される。
以上説明したように本発明は、複数の信号線上の特定ビ
ットの検出を、各信号線で検出された特定ビットを多重
化することにより、カウント和の値を変えても、その度
２“回路構成や規模を変えなくても済むので、回路が簡
単化されハードの規模が減少する。またカウント和が大
きな値になった時でも、カウンタの出力のカウント値を
変えることにより対処することができ、カウント和の値
を変えることに対して適応できる柔軟性を持っている。
ットの検出を、各信号線で検出された特定ビットを多重
化することにより、カウント和の値を変えても、その度
２“回路構成や規模を変えなくても済むので、回路が簡
単化されハードの規模が減少する。またカウント和が大
きな値になった時でも、カウンタの出力のカウント値を
変えることにより対処することができ、カウント和の値
を変えることに対して適応できる柔軟性を持っている。
第１図は本発明の一実施例の構成を示すブロック図、
第２図は第１図の実施例のタイミングチャート、第３図
は従来の計数回路の構成を示すブロック図である。 Ａ１〜Ａｎ、Ｆｌ〜Ｆｎ・・・ｎ本の信号線す、 Ｇ・
・・・・各信号線の特定ビット検出用クロックパルス Ｃ１〜Ｃｎ ＋ Ｈ１〜Ｈｎ・・・ｎ本の信号線の特定
ビット 検出部 Ｄ・・・・・・・検出状態の多重化部 Ｅ・・・・・・・多重化部出力のカウント部１１〜Ｉｎ
・・・ｎ本の信号線の検出結果のカウント部 Ｊ・・・・・・・ｎ本の信号線のカウント和がｍとなる
組合せのデコー ド部 Ｋ・・・・・・・ＯＲ回路 ａ１〜ａ４・・・４本の信号線 ０１〜ｃ４・・・各信号線の特定ビット検出出力 ｄ・・・・・・・ビットタイミング ｅ・・・・・・・多重化パルス
は従来の計数回路の構成を示すブロック図である。 Ａ１〜Ａｎ、Ｆｌ〜Ｆｎ・・・ｎ本の信号線す、 Ｇ・
・・・・各信号線の特定ビット検出用クロックパルス Ｃ１〜Ｃｎ ＋ Ｈ１〜Ｈｎ・・・ｎ本の信号線の特定
ビット 検出部 Ｄ・・・・・・・検出状態の多重化部 Ｅ・・・・・・・多重化部出力のカウント部１１〜Ｉｎ
・・・ｎ本の信号線の検出結果のカウント部 Ｊ・・・・・・・ｎ本の信号線のカウント和がｍとなる
組合せのデコー ド部 Ｋ・・・・・・・ＯＲ回路 ａ１〜ａ４・・・４本の信号線 ０１〜ｃ４・・・各信号線の特定ビット検出出力 ｄ・・・・・・・ビットタイミング ｅ・・・・・・・多重化パルス
Claims (1)
- （１）相互に位相同期のとれた複数の信号線を有する信
号系で、複数信号線上の特定ビットを計数する回路にお
いて、 各信号線ごとに特定ビットの検出を行う複数の検出部と
、 これらの検出部の出力を多重化する多重化部と、この多
重化部の出力をカウントするカウント部とを備えること
を特徴とする複数信号線上の特定ビット計数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62126926A JP2535016B2 (ja) | 1987-05-26 | 1987-05-26 | 複数信号線上の特定ビット計数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62126926A JP2535016B2 (ja) | 1987-05-26 | 1987-05-26 | 複数信号線上の特定ビット計数回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63292823A true JPS63292823A (ja) | 1988-11-30 |
| JP2535016B2 JP2535016B2 (ja) | 1996-09-18 |
Family
ID=14947317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62126926A Expired - Lifetime JP2535016B2 (ja) | 1987-05-26 | 1987-05-26 | 複数信号線上の特定ビット計数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2535016B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61220025A (ja) * | 1985-03-20 | 1986-09-30 | シーメンス、アクチエンゲゼルシヤフト | 同一ビツト計数装置 |
-
1987
- 1987-05-26 JP JP62126926A patent/JP2535016B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61220025A (ja) * | 1985-03-20 | 1986-09-30 | シーメンス、アクチエンゲゼルシヤフト | 同一ビツト計数装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2535016B2 (ja) | 1996-09-18 |
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