JPS63289873A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS63289873A JPS63289873A JP12520487A JP12520487A JPS63289873A JP S63289873 A JPS63289873 A JP S63289873A JP 12520487 A JP12520487 A JP 12520487A JP 12520487 A JP12520487 A JP 12520487A JP S63289873 A JPS63289873 A JP S63289873A
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- Japan
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- gate
- electrode
- electrodes
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Links
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- 239000004065 semiconductor Substances 0.000 claims abstract description 13
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- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 2
- 101100221827 Carassius auratus cpeb1 gene Proteins 0.000 description 1
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- 101100221825 Xenopus laevis cpeb1-a gene Proteins 0.000 description 1
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランイスタに関し、特にショットキ
ー形電界効果トランジスタに関する。
ー形電界効果トランジスタに関する。
ＧａＡｓ等のショットキー接合形電界効果トランジスタ
（以下ＭＥＳ ＦＥＴという）の高周波応用が普及す
るにつれて、浮遊容量などが問題となってきた。
（以下ＭＥＳ ＦＥＴという）の高周波応用が普及す
るにつれて、浮遊容量などが問題となってきた。
第２図は従来のＭＥＳ ＦＥＴの一例の半導体チップ
゛の模式的断面図である。
゛の模式的断面図である。
半絶縁性基板１の上に形成された活性層２の表面にはド
レイン領域ｄ、ソース領域Ｓに対応して中央のトレイン
電極りを挟んで両端に第１のソース電極Ｓ １１Ｌ＋
Ｓ ｌｂが設けられており、電気的に引出線で接続され
同電位となっている。
レイン領域ｄ、ソース領域Ｓに対応して中央のトレイン
電極りを挟んで両端に第１のソース電極Ｓ １１Ｌ＋
Ｓ ｌｂが設けられており、電気的に引出線で接続され
同電位となっている。
ドレイン電極りと第１のソース電＠ Ｓ １１Ｌ＋ Ｓ
１ｂの間の活性層２の表面にゲート電極Ｇ −、Ｇ
ｂが設けられ、その表面を含めて活性層２の表面は絶縁
膜３，４で覆われている。
１ｂの間の活性層２の表面にゲート電極Ｇ −、Ｇ
ｂが設けられ、その表面を含めて活性層２の表面は絶縁
膜３，４で覆われている。
二つのゲート電極Ｇ ａ ＋ Ｇ ｂの間にはそれぞれ
浮遊容量ＣＤＧａ及びｃｐｅｂが存在する。
浮遊容量ＣＤＧａ及びｃｐｅｂが存在する。
また、ゲート電極Ｇ、ど第１のソース電極Ｓ１ｍの間に
は浮遊容量ＣＧＳＩ！Ｉが存在する。
は浮遊容量ＣＧＳＩ！Ｉが存在する。
第３図は第２図の半導体チップの浮遊容量を説明するた
めの等価回路図である。
めの等価回路図である。
ＭＥＳ ＦＥＴのドレイン・ゲート間浮遊容量ＣＤＧ
のゲート・ソース間浮遊容量ＣＧＳは第（１）式と第（
２）式に示され、ソース接地の入力容ＪＬ Ｃ＋はミラ
ー効果により第（３）式に示される。
のゲート・ソース間浮遊容量ＣＧＳは第（１）式と第（
２）式に示され、ソース接地の入力容ＪＬ Ｃ＋はミラ
ー効果により第（３）式に示される。
すなわち、入力容量Ｃ＋は、ゲート・ソース間浮遊容量
Ｃｏｓの電圧増幅率Ａ倍となる。
Ｃｏｓの電圧増幅率Ａ倍となる。
ＣＤＧ＝ ＣＤＧ凰＋ＣＤＧｂ°°°゛べｌ）Ｃａｓ＝
Ｃａｓｌ−＋ Ｃａｓｌｂ −−（２）Ｃ＋
＝ Ｃｏｓ＋ Ａ−Ｃｏａ −−（３）〔発明が
解決しようとする問題点〕 上述した従来の電界効果トランジスタは、ゲート電極と
ドレイン電極とは近接した距離で隣り合って配置されて
ゲート・ドレイン間の浮遊容量が大きくなる上、特にソ
ース接地で使用する際はミラー効果によって１００〜１
０００倍の値に増大して入力容量に並列に加わるので、
高周波利得の低下という問題があった。
Ｃａｓｌ−＋ Ｃａｓｌｂ −−（２）Ｃ＋
＝ Ｃｏｓ＋ Ａ−Ｃｏａ −−（３）〔発明が
解決しようとする問題点〕 上述した従来の電界効果トランジスタは、ゲート電極と
ドレイン電極とは近接した距離で隣り合って配置されて
ゲート・ドレイン間の浮遊容量が大きくなる上、特にソ
ース接地で使用する際はミラー効果によって１００〜１
０００倍の値に増大して入力容量に並列に加わるので、
高周波利得の低下という問題があった。
本発明の目的は、ドレイン・ゲート電極間の浮遊容量の
小さく、ソース接地の高周波特性のよい電界効果トラン
ジスタを提供することにある。
小さく、ソース接地の高周波特性のよい電界効果トラン
ジスタを提供することにある。
本発明の電界効果トランジスタは、半絶縁性基板の一主
面に活性層を形成した半導体ウェーハの表面に素子形成
領域に対応して選択的に形成されたゲート電極、ドレイ
ン電極及び第１のソース電極を有する電界効果トランジ
スタにおいて、前記ドレイン電極と前記ゲート電極との
間に設けられた絶縁膜の表面に第２のソース電極を設け
該第２のソース電極が前記第１のソース電極に電気的に
接続されて構成されている。
面に活性層を形成した半導体ウェーハの表面に素子形成
領域に対応して選択的に形成されたゲート電極、ドレイ
ン電極及び第１のソース電極を有する電界効果トランジ
スタにおいて、前記ドレイン電極と前記ゲート電極との
間に設けられた絶縁膜の表面に第２のソース電極を設け
該第２のソース電極が前記第１のソース電極に電気的に
接続されて構成されている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の半導体チップの模式的断面
図である。
図である。
ＭＥＳ ＦＥＴの半導体チップの第２のソース電極Ｓ
２．、Ｓ２ｂ以外は、第２図の半導体チップと同一であ
る。
２．、Ｓ２ｂ以外は、第２図の半導体チップと同一であ
る。
半絶縁性基板１の上に、気相エピタキシアル法等により
活性層２を成長して形成した半導体ウェーハのドレイン
領域ｄ、チャネル領域ｇ及び第１のソース領域Ｓに対応
して、活性層２の表面にトレイン電極り、ゲート電極Ｇ
、、Ｇｂ及び第１のソース電極Ｓ ｌａ＋ Ｓ ｌｂが
配置されている。
活性層２を成長して形成した半導体ウェーハのドレイン
領域ｄ、チャネル領域ｇ及び第１のソース領域Ｓに対応
して、活性層２の表面にトレイン電極り、ゲート電極Ｇ
、、Ｇｂ及び第１のソース電極Ｓ ｌａ＋ Ｓ ｌｂが
配置されている。
また、ドレイン電極りとゲート電極Ｇ、、Ｇｂとの間の
絶縁膜４上に第２のソース電極Ｓ２．、 Ｓ２ｂが形成
され、それらは第１のソース電極Ｓ１．。
絶縁膜４上に第２のソース電極Ｓ２．、 Ｓ２ｂが形成
され、それらは第１のソース電極Ｓ１．。
Ｓｌ、と引出線で連って同電位になっている。
ここで、例えばトレイン・ゲート電極間Ｄ−Ｇ、の浮遊
容量ＣＤＧ＆は、申開に第２のソース電極Ｓ２．、を介
したゲート・第２ソース電極間Ｇ、−０２ａの浮遊容量
ｃ Ｇ５２ａとドレイン・第２ソース電極間Ｄ−３２，
の浮遊容量ｃＤｓ□、との直列接続となり、直接のトレ
イン・ゲート電極間Ｄ−Ｇｂの浮遊容量Ｃｏｏａはほと
んど存在しない。
容量ＣＤＧ＆は、申開に第２のソース電極Ｓ２．、を介
したゲート・第２ソース電極間Ｇ、−０２ａの浮遊容量
ｃ Ｇ５２ａとドレイン・第２ソース電極間Ｄ−３２，
の浮遊容量ｃＤｓ□、との直列接続となり、直接のトレ
イン・ゲート電極間Ｄ−Ｇｂの浮遊容量Ｃｏｏａはほと
んど存在しない。
他方のドレイン・第２ソース電極間Ｄ Ｓ２ｂについ
ても同様である。
ても同様である。
従って、ソース接地の場合には、高周波特性を低下させ
るミラー効果は無くなる。
るミラー効果は無くなる。
以上説明したように本発明は、ゲート電極とドレイン電
極との間にある絶縁膜上に第２のソース電極を挿入して
ＭＥＳ ＦＥＴをソース接地にて使用する際に、ゲー
ト・トレイン間の帰還容量はゲート・ソース間容量及び
ドレイン・ソース間容量に分割されて実質的に帰還容量
を無くすことにより、高周波利得が大幅に改善される効
果がある。
極との間にある絶縁膜上に第２のソース電極を挿入して
ＭＥＳ ＦＥＴをソース接地にて使用する際に、ゲー
ト・トレイン間の帰還容量はゲート・ソース間容量及び
ドレイン・ソース間容量に分割されて実質的に帰還容量
を無くすことにより、高周波利得が大幅に改善される効
果がある。
【図面の簡単な説明】
第１図は本発明の一実施例の半導体チップの模式的断面
図、第２図は従来のＭＥＳ ＦＥＴの一例の半導体チ
ップの模式的断面図、第３図は第１図の半導体チップの
浮遊容量を説明するための等価回路図である。 １・・・半絶縁性基板、２・・・活性層、３，４・・・
絶縁膜、Ｄ・・・ドレイン電極、’Ｇ、、Ｇｂ・・・ゲ
ート電極、Ｓ１ａ、Ｓ１ｂ・・・第１のソース電極、Ｓ
２．、Ｓ２ｂ・・・第２のソース電極。
図、第２図は従来のＭＥＳ ＦＥＴの一例の半導体チ
ップの模式的断面図、第３図は第１図の半導体チップの
浮遊容量を説明するための等価回路図である。 １・・・半絶縁性基板、２・・・活性層、３，４・・・
絶縁膜、Ｄ・・・ドレイン電極、’Ｇ、、Ｇｂ・・・ゲ
ート電極、Ｓ１ａ、Ｓ１ｂ・・・第１のソース電極、Ｓ
２．、Ｓ２ｂ・・・第２のソース電極。
Claims (1)
- 半絶縁性基板の一主面に活性層を形成した半導体ウェー
ハの表面に素子形成領域に対応して選択的に形成された
ゲート電極、ドレイン電極及び第１のソース電極を有す
る電界効果トランジスタにおいて、前記ドレイン電極と
前記ゲート電極との間に設けられた絶縁膜の表面に第２
のソース電極を設け該第２のソース電極が前記第１のソ
ース電極に電気的に接続されていることを特徴とする電
界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12520487A JPS63289873A (ja) | 1987-05-21 | 1987-05-21 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12520487A JPS63289873A (ja) | 1987-05-21 | 1987-05-21 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63289873A true JPS63289873A (ja) | 1988-11-28 |
Family
ID=14904477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12520487A Pending JPS63289873A (ja) | 1987-05-21 | 1987-05-21 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63289873A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5393788A (en) * | 1977-01-26 | 1978-08-17 | Mitsubishi Electric Corp | Production of semiconductor device |
| JPS5525394B2 (ja) * | 1971-12-27 | 1980-07-05 | ||
| JPS60137071A (ja) * | 1983-12-26 | 1985-07-20 | Sumitomo Electric Ind Ltd | シヨツトキゲ−ト電界効果トランジスタ |
-
1987
- 1987-05-21 JP JP12520487A patent/JPS63289873A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5525394B2 (ja) * | 1971-12-27 | 1980-07-05 | ||
| JPS5393788A (en) * | 1977-01-26 | 1978-08-17 | Mitsubishi Electric Corp | Production of semiconductor device |
| JPS60137071A (ja) * | 1983-12-26 | 1985-07-20 | Sumitomo Electric Ind Ltd | シヨツトキゲ−ト電界効果トランジスタ |
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