JPS6328182A - デイジタル画像信号の記録装置 - Google Patents
デイジタル画像信号の記録装置Info
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- JPS6328182A JPS6328182A JP61172541A JP17254186A JPS6328182A JP S6328182 A JPS6328182 A JP S6328182A JP 61172541 A JP61172541 A JP 61172541A JP 17254186 A JP17254186 A JP 17254186A JP S6328182 A JPS6328182 A JP S6328182A
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- 230000015654 memory Effects 0.000 claims abstract description 66
- 230000002401 inhibitory effect Effects 0.000 claims abstract description 8
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Television Signal Processing For Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、フィールドメモリやフレームメモリ等の大
容量のメモリを用いてデータをシャフリングして記録再
生するディジタルＶＴＲ等のディジタル画像信号の記録
装置に関する。
容量のメモリを用いてデータをシャフリングして記録再
生するディジタルＶＴＲ等のディジタル画像信号の記録
装置に関する。
この発明は、フィールドメモリやフレームメモリ等の大
容量のメモリを用いてデータをシャフリングして記録再
生するディジタルＶＴＲ等のディジタル画像信号の記録
装置において、シャフリング回路に用いられるメモリに
対する書き込みパルスを選択的に禁止する手段を設ける
ことにより、静止画記録を可能とするものである。
容量のメモリを用いてデータをシャフリングして記録再
生するディジタルＶＴＲ等のディジタル画像信号の記録
装置において、シャフリング回路に用いられるメモリに
対する書き込みパルスを選択的に禁止する手段を設ける
ことにより、静止画記録を可能とするものである。
従来の一般的なディジタルＶＴＲ等においては、記録時
において画像データに対してエラー訂正符号の符号化が
なされ記録が行われ、再生時においてエラー訂正符号に
基づいてエラー訂正処理がなされると共に、エラー訂正
不可能なデータに対して更にエラー修整処理が行われて
いる。また、再生時において発生するバーストエラーに
対する工ラー訂正符号の実質的な訂正能力を向上させる
と共に、隣接する周辺の画素を用いた誤り修整の能力を
向上させるために、記録時においてシャフリング処理が
なされている。このシャフリング処理には、より効果を
大きなものとするためフィールドメモリ等の大容量のメ
モリが用いられ、メモリに所定のアドレス順序で画像デ
ータの夫々を一度書き込み、メモリに書き込まれた画像
データの夫々を書き込み時と異なるアドレスの順序で読
み出して連続するデータの順序関係を変えて本来隣接す
るはずのデータの夫々を離した形で記録する。
において画像データに対してエラー訂正符号の符号化が
なされ記録が行われ、再生時においてエラー訂正符号に
基づいてエラー訂正処理がなされると共に、エラー訂正
不可能なデータに対して更にエラー修整処理が行われて
いる。また、再生時において発生するバーストエラーに
対する工ラー訂正符号の実質的な訂正能力を向上させる
と共に、隣接する周辺の画素を用いた誤り修整の能力を
向上させるために、記録時においてシャフリング処理が
なされている。このシャフリング処理には、より効果を
大きなものとするためフィールドメモリ等の大容量のメ
モリが用いられ、メモリに所定のアドレス順序で画像デ
ータの夫々を一度書き込み、メモリに書き込まれた画像
データの夫々を書き込み時と異なるアドレスの順序で読
み出して連続するデータの順序関係を変えて本来隣接す
るはずのデータの夫々を離した形で記録する。
そして、再生時において、デシャフリング処理を行って
本来の連続するデータを復元することにより、再生時に
おいて発生するバーストエラーを分散させ、エラーデー
タに隣接するデータが正しいデータである確率を上げて
エラー訂正及びエラー修整の能力を向上させている。
本来の連続するデータを復元することにより、再生時に
おいて発生するバーストエラーを分散させ、エラーデー
タに隣接するデータが正しいデータである確率を上げて
エラー訂正及びエラー修整の能力を向上させている。
ところで、上述したようにシャフリング処理の効果を十
分に発揮させるのには、大容量のメモリが必要とされる
ものであり、この大容量のメモリを有効に利用して従来
のディジタルＶＴＲにおいて成し得ることができなかっ
た静止画記録を可能とすることが要望されている。
分に発揮させるのには、大容量のメモリが必要とされる
ものであり、この大容量のメモリを有効に利用して従来
のディジタルＶＴＲにおいて成し得ることができなかっ
た静止画記録を可能とすることが要望されている。
従って、この発明の目的は、シャフリング用のメモリを
用いて静止画記録が可能とされたディジタル画像信号の
記録装置を再生することにある。
用いて静止画記録が可能とされたディジタル画像信号の
記録装置を再生することにある。
この発明は、ディジタル画像信号のデータの順序の並び
換えを行い、この並び換えられたデータを記録するディ
ジタル画像信号の記録装置において、データの順序の並
び換えを行うための画像メモリ４８．５８と、画像メモ
リ４８．５８に対してディジタル画像信号を書き込むと
共に、静止画記録時に書き込み動作を禁止する手段４２
と、画像メモリ４８．５８に格納されているデータを読
み出す手段４９．５０及び５９．６０とを備えたことを
特徴とするディジタル画像信号の記録装置である。
換えを行い、この並び換えられたデータを記録するディ
ジタル画像信号の記録装置において、データの順序の並
び換えを行うための画像メモリ４８．５８と、画像メモ
リ４８．５８に対してディジタル画像信号を書き込むと
共に、静止画記録時に書き込み動作を禁止する手段４２
と、画像メモリ４８．５８に格納されているデータを読
み出す手段４９．５０及び５９．６０とを備えたことを
特徴とするディジタル画像信号の記録装置である。
フィールドメモリ４８．５８に対する書き込みパルス１
を選択的に禁止する手段としてＡＮＤ回路４２が設けら
れ、静止要求信号によりＡ Ｎ Ｄ回路４２の出力が選
択的にローレベルとされる。ＡＮＤ回路４２の出力がロ
ーレベルとされた場合には、ＣＰＵインターフェース６
１からの書き込みパルスがフィールドメモリ４８．５８
に供給されない限りフィールドメモリ４８．５８が書き
込み可能な状態となることがなく、フィールドメモリ４
８゜５８に格納された画像データを所定のアドレスで繰
り返し読み出すことにより静止画記録が可能とされる。
を選択的に禁止する手段としてＡＮＤ回路４２が設けら
れ、静止要求信号によりＡ Ｎ Ｄ回路４２の出力が選
択的にローレベルとされる。ＡＮＤ回路４２の出力がロ
ーレベルとされた場合には、ＣＰＵインターフェース６
１からの書き込みパルスがフィールドメモリ４８．５８
に供給されない限りフィールドメモリ４８．５８が書き
込み可能な状態となることがなく、フィールドメモリ４
８゜５８に格納された画像データを所定のアドレスで繰
り返し読み出すことにより静止画記録が可能とされる。
以下、この発明の一実施例を図面を参照して説明する。
第１図は、この発明が適用されるディジタルＶＴＲを示
すもので、ディジタルＶＴＲのシャフリング回路にこの
発明が通用される。第１図において１で示されるのがア
ナログのビデオ信号が供給される入力端子である。入力
端子１を介してアナログのビデオ信号がＡ／Ｄ変換回路
３に供給される。
すもので、ディジタルＶＴＲのシャフリング回路にこの
発明が通用される。第１図において１で示されるのがア
ナログのビデオ信号が供給される入力端子である。入力
端子１を介してアナログのビデオ信号がＡ／Ｄ変換回路
３に供給される。
Ａ／Ｄ変換回路３においてアナログのビデオ信号がサン
プリングされてから量子化され、例えば８ビツトのディ
ジタルデータとされてインターフェース回路４に供給さ
れる。インターフェース回路４には、入力端子２からコ
ンピュータ等からのディジタルの画像データが供給され
、Ａ／Ｄ変換回路３からの画像データと入力端子２から
の画像データとのうちの一方の画像データがインターフ
ェース回路４から出力され、誤り訂正エンコーダ５に供
給される。
プリングされてから量子化され、例えば８ビツトのディ
ジタルデータとされてインターフェース回路４に供給さ
れる。インターフェース回路４には、入力端子２からコ
ンピュータ等からのディジタルの画像データが供給され
、Ａ／Ｄ変換回路３からの画像データと入力端子２から
の画像データとのうちの一方の画像データがインターフ
ェース回路４から出力され、誤り訂正エンコーダ５に供
給される。
誤り訂正エンコーダ５において、入力される画像データ
に対して誤り訂正符号例えば積符号の符号化がなされ、
チェックコードが付加された形の画像データがシャフリ
ング回路６に供給される。
に対して誤り訂正符号例えば積符号の符号化がなされ、
チェックコードが付加された形の画像データがシャフリ
ング回路６に供給される。
シャフリング回路６において画像データ（チエソクコー
ドを含む）がシャフリング処理され、連続する画像デー
タ列の順序関係が変えられ、シャフリングされた画像デ
ータが変調回路７に供給される。
ドを含む）がシャフリング処理され、連続する画像デー
タ列の順序関係が変えられ、シャフリングされた画像デ
ータが変調回路７に供給される。
変調回路７において、画像データがディジタル的に変調
され、記録に適した形とされて記録アンプ８を介して記
録ヘッド９に供給され、磁気テープ１０上に本来隣接す
るはずの画像データが離された形で記録される。
され、記録に適した形とされて記録アンプ８を介して記
録ヘッド９に供給され、磁気テープ１０上に本来隣接す
るはずの画像データが離された形で記録される。
磁気子−１１０に記録された画像データが再生ヘッド１
１により読み出され、再生ヘッド１１の出力が再生アン
プ１２を介して復調回路１３に供給される。復調回路１
３において画像データがディジタル的に復調され、この
復調回路１３の出力がデシャフリング回路１４に供給さ
れる。
１により読み出され、再生ヘッド１１の出力が再生アン
プ１２を介して復調回路１３に供給される。復調回路１
３において画像データがディジタル的に復調され、この
復調回路１３の出力がデシャフリング回路１４に供給さ
れる。
デシャフリング回路１４においてデシャフリング処理が
なされ、記録時においてなされたシャフリング処理以前
の連続する画像データ列が復元され、この画像データが
誤り訂正回路１５に供給される。
なされ、記録時においてなされたシャフリング処理以前
の連続する画像データ列が復元され、この画像データが
誤り訂正回路１５に供給される。
誤り訂正回路１５において画像データがエラー訂正符号
に基づいて、エラー訂正がなされ、誤り訂正回路１５の
出力が誤り修整回路１６に供給される。誤り修整回路１
６において、エラー訂正が不可能な画像データに対して
、更に、例えば平均値補間及び前置ホー°ルド等の補間
処理がなされる。
に基づいて、エラー訂正がなされ、誤り訂正回路１５の
出力が誤り修整回路１６に供給される。誤り修整回路１
６において、エラー訂正が不可能な画像データに対して
、更に、例えば平均値補間及び前置ホー°ルド等の補間
処理がなされる。
誤り修整回路１６の出力がインターフェース回路１７に
供給される。
供給される。
インターフェース回路１７に供給された画像データが選
択的に図示せずもコンピュータ等と接続された出力端子
１９に供給されると共に、Ｄ／Ａ変換回路１８に供給さ
れる。Ｄ／Ａ変換回路１８において、ディジタルの画像
データがアナログの信号に変換され、アナログの再生ビ
デオ信号が出力端子２０から取り出される。
択的に図示せずもコンピュータ等と接続された出力端子
１９に供給されると共に、Ｄ／Ａ変換回路１８に供給さ
れる。Ｄ／Ａ変換回路１８において、ディジタルの画像
データがアナログの信号に変換され、アナログの再生ビ
デオ信号が出力端子２０から取り出される。
第２図は、この発明の一実施例の基本構成を示す。第２
図に示すようにシャフリング回路６にこの発明が通用さ
れ、シャフリング回路６がシャフリング処理回路２２２
画像静止制御回路２６及びＣＰＵ２７により構成される
。
図に示すようにシャフリング回路６にこの発明が通用さ
れ、シャフリング回路６がシャフリング処理回路２２２
画像静止制御回路２６及びＣＰＵ２７により構成される
。
第２図において、２１で示されるのが誤り訂正エンコー
ダ５からの画像データが供給される入力端子であり、２
３で示されるのが変調回路７に接続される出力端子であ
る。画像静止制御回路２６には、端子２４を介して静止
要求信号が供給されると共に、端子２５を介して書き込
みパルス等の制御信号が供給される。この端子２５から
の制御信号がシャフリング処理回路２２に供給される。
ダ５からの画像データが供給される入力端子であり、２
３で示されるのが変調回路７に接続される出力端子であ
る。画像静止制御回路２６には、端子２４を介して静止
要求信号が供給されると共に、端子２５を介して書き込
みパルス等の制御信号が供給される。この端子２５から
の制御信号がシャフリング処理回路２２に供給される。
画像静止制御回路２６は、シャフリング処理回路２２と
ＣＰＵ２７とのインターフェース回路を含むもので、シ
ャフリング処理回路２２と画像静止制御回路２６とが接
続されると共に、画像静止制御回路２６とＣＰＵ２７と
が接続されている。
ＣＰＵ２７とのインターフェース回路を含むもので、シ
ャフリング処理回路２２と画像静止制御回路２６とが接
続されると共に、画像静止制御回路２６とＣＰＵ２７と
が接続されている。
シャフリング処理回路２２に供給される画像データが例
えばフィールドメモリにアドレス順に書き込まれ、読み
出し時において、書き込み時と異なるアドレスで画像デ
ータが読み出されることによりシャフリング処理がなさ
れる。
えばフィールドメモリにアドレス順に書き込まれ、読み
出し時において、書き込み時と異なるアドレスで画像デ
ータが読み出されることによりシャフリング処理がなさ
れる。
画像静止制御回路２６に供給される静止要求信号に基づ
いて書き込みパルスが禁止された場合には、フィールド
メモリに格納されている画像データが繰り返し読み出さ
れて出力端子２３から取り出される。また、書き込みパ
ルスを禁止した状態でＣＰＵにおいて形成された画像デ
ータが画像静止制御回路２６を介してシャフリング処理
回路２２に供給され、シャフリング処理回路２２を介し
て出力端子２３から取り出される。
いて書き込みパルスが禁止された場合には、フィールド
メモリに格納されている画像データが繰り返し読み出さ
れて出力端子２３から取り出される。また、書き込みパ
ルスを禁止した状態でＣＰＵにおいて形成された画像デ
ータが画像静止制御回路２６を介してシャフリング処理
回路２２に供給され、シャフリング処理回路２２を介し
て出力端子２３から取り出される。
第３興は、この発明の一実施例の具体的な構成を示すも
ので、この場合には、２個のフィールドメモリをフィー
ルド周期で交互に書き込み用と読み出し用とに切り換え
てフィールド内シャフリングをする構成とされている。
ので、この場合には、２個のフィールドメモリをフィー
ルド周期で交互に書き込み用と読み出し用とに切り換え
てフィールド内シャフリングをする構成とされている。
第３図におけるＡＮＤ回路４３． ５３．バッファ回路
４６，５６．フィールドメモリ４８．５８． アドレス
生成回路４９．５９． アドレスセレクタ５０，６０．
データセレクタ５１及びインバータ５２により第２図
に示すシャフリング処理回路２２が構成される。また、
第３図におけるインバータ４１．ＡＮＤ回路４２．４４
．４７．５４．５７． ○Ｒ回路４５゜５５及びＣＰ
Ｕインターフェース６１により第２図に示す画像静止制
御回路２６が構成される。
４６，５６．フィールドメモリ４８．５８． アドレス
生成回路４９．５９． アドレスセレクタ５０，６０．
データセレクタ５１及びインバータ５２により第２図
に示すシャフリング処理回路２２が構成される。また、
第３図におけるインバータ４１．ＡＮＤ回路４２．４４
．４７．５４．５７． ○Ｒ回路４５゜５５及びＣＰ
Ｕインターフェース６１により第２図に示す画像静止制
御回路２６が構成される。
第３図において、３４で示される入力端子に誤り訂正エ
ンコーダ５からの画像データが供給され、入力端子３４
を介して画像データがバッファ回路４６．５６の夫々に
供給される。また、端子３１には、静止要求信号が供給
され、インバータ４１を介してＡＮＤ回路４２の一方の
入力端子に供給される。ＡＮＤ回路４２の他方の入力端
子には、端子３２から書き込みパルスが供給される。静
止要求信号がハイレベルとされると、書き込みパルスに
関係なくＡＮＤ回路４２の出力がローレベルとされ、書
き込み禁止状態とされる。また、静止要求信号がローレ
ベルとされるとＡＮＤ回路４２の出力が書き込みパルス
により規定される。
ンコーダ５からの画像データが供給され、入力端子３４
を介して画像データがバッファ回路４６．５６の夫々に
供給される。また、端子３１には、静止要求信号が供給
され、インバータ４１を介してＡＮＤ回路４２の一方の
入力端子に供給される。ＡＮＤ回路４２の他方の入力端
子には、端子３２から書き込みパルスが供給される。静
止要求信号がハイレベルとされると、書き込みパルスに
関係なくＡＮＤ回路４２の出力がローレベルとされ、書
き込み禁止状態とされる。また、静止要求信号がローレ
ベルとされるとＡＮＤ回路４２の出力が書き込みパルス
により規定される。
Ａ Ｎ Ｄ回路４２の出力がＡＮＤ回路４３の一方の入
力端子及びＡＮＤ回路５３の一方の入力端子に供給され
る。ＡＮＤ回路４３の他方の入力端子には、端子３３か
らフィールド周期で反転し、例えば偶数フィールドでハ
イレベルとなり奇数フィールドでローレベルとなるフィ
ールド切換パルスが供給され、ＡＮＤ回路５３の他方の
入力端子には、端子３３からのフィールド切換パルスが
インバータ５２を介して供給される。
力端子及びＡＮＤ回路５３の一方の入力端子に供給され
る。ＡＮＤ回路４３の他方の入力端子には、端子３３か
らフィールド周期で反転し、例えば偶数フィールドでハ
イレベルとなり奇数フィールドでローレベルとなるフィ
ールド切換パルスが供給され、ＡＮＤ回路５３の他方の
入力端子には、端子３３からのフィールド切換パルスが
インバータ５２を介して供給される。
ＡＮＤ回路４２の出力がローレベルとされると、フィー
ルド、切換パルスに関係なくＡＮＤ回路４３及びＡＮＤ
回路５３の出力がローレベルとされる。
ルド、切換パルスに関係なくＡＮＤ回路４３及びＡＮＤ
回路５３の出力がローレベルとされる。
また、ＡＮＤ回路４２の出力がハイレベルとされると、
ＡＮＤ回路４３及びＡＮＤ回路５３の出力の夫々がフィ
ールド切換パルスにより規定され、ＡＮＤ回路４３及び
ＡＮＤ回路５３の出力がフィールド毎に交互に書き込み
パルスがハイレベルとなる時ハイレベルとされる。
ＡＮＤ回路４３及びＡＮＤ回路５３の出力の夫々がフィ
ールド切換パルスにより規定され、ＡＮＤ回路４３及び
ＡＮＤ回路５３の出力がフィールド毎に交互に書き込み
パルスがハイレベルとなる時ハイレベルとされる。
ＡＮＤ回路４３の出力がＡＮＤ回路４４の一方の入力端
子に供給され、ＡＮＤ回路５３の出力がＡＮＤ回路５４
の一方の入力端子に供給される。
子に供給され、ＡＮＤ回路５３の出力がＡＮＤ回路５４
の一方の入力端子に供給される。
ＡＮＤ回路４４の他方の入力端子及びＡＮＤ回路５４の
他方の入力端子には、コントロール信号がＣＰＵインタ
ーフェース６１から供給される。
他方の入力端子には、コントロール信号がＣＰＵインタ
ーフェース６１から供給される。
コントロール信号がローレベルとされると、ＡＮＤ回路
４４の出力がＡＮＤ回路４３の出力に関係な（ローレベ
ルとされると共に、ＡＮＤ回路５４の出力がＡＮＤ回路
５３の出力に関係なくローレベルとされる。また、書き
込みパルスのコントロール信号がハイレベルとされると
、ＡＮＤ回路４４の出力がＡＮＤ回路４３の出力により
規定されると共に、ＡＮＤ回路５４の出力がＡＮＤ回路
５３の出力により規定される。
４４の出力がＡＮＤ回路４３の出力に関係な（ローレベ
ルとされると共に、ＡＮＤ回路５４の出力がＡＮＤ回路
５３の出力に関係なくローレベルとされる。また、書き
込みパルスのコントロール信号がハイレベルとされると
、ＡＮＤ回路４４の出力がＡＮＤ回路４３の出力により
規定されると共に、ＡＮＤ回路５４の出力がＡＮＤ回路
５３の出力により規定される。
ＡＮＤ回路４４の出力がＯＲ回路４５の一方の入力端子
に供給され、Ａ Ｎ Ｄ回路５４の出力がＯＲ回路５５
の一方の入力端子に供給される。ＯＲ回路４５の他方の
入力端子には、ＣＰＵインターフェース６１からの書き
込みパルスが供給され、ＯＲ回路５５の他方の入力端子
には、ＣＰＵインターフェース６１からの書き込みパル
スが供給される。ＯＲ回路４５の出力がフィールドメモ
リ４８のイネーブル端子に供給され、ＯＲ回路５５の出
力がフィールドメモリ５８のイネーブル端子に供給され
る。
に供給され、Ａ Ｎ Ｄ回路５４の出力がＯＲ回路５５
の一方の入力端子に供給される。ＯＲ回路４５の他方の
入力端子には、ＣＰＵインターフェース６１からの書き
込みパルスが供給され、ＯＲ回路５５の他方の入力端子
には、ＣＰＵインターフェース６１からの書き込みパル
スが供給される。ＯＲ回路４５の出力がフィールドメモ
リ４８のイネーブル端子に供給され、ＯＲ回路５５の出
力がフィールドメモリ５８のイネーブル端子に供給され
る。
ＡＮＤ回路４７の一方の入力端子には、端子３３からの
フィールド切換パルスが供給され、ＡＮＤ回路５７の一
方の入力端子には端子３３からのフィールド切換パルス
がインバータ５２を介して供給される。ＡＮＤ回路４７
の他方の入力端子及びＡＮＤ回路５７の他方の入力端子
には、ＣＰＵインターフェース６１力）らのコントロー
ルレイ言号力く夫々供給される。ＡＮＤ回路４７の出力
がバッファ回路４６の制御端子に供給され、ＡＮＤ回路
５７の出力が８７７７回路５６の制御端子に供給される
。バッファ回路４６及び５６の夫々は、制御端子がハイ
レベルとされると端子３４からの画像データを出力する
もので、バッファ回路４６の出力がフィールドメモリ４
８に供給され、バッファ回路５６の出力がフィールドメ
モリ５８に供給される。
フィールド切換パルスが供給され、ＡＮＤ回路５７の一
方の入力端子には端子３３からのフィールド切換パルス
がインバータ５２を介して供給される。ＡＮＤ回路４７
の他方の入力端子及びＡＮＤ回路５７の他方の入力端子
には、ＣＰＵインターフェース６１力）らのコントロー
ルレイ言号力く夫々供給される。ＡＮＤ回路４７の出力
がバッファ回路４６の制御端子に供給され、ＡＮＤ回路
５７の出力が８７７７回路５６の制御端子に供給される
。バッファ回路４６及び５６の夫々は、制御端子がハイ
レベルとされると端子３４からの画像データを出力する
もので、バッファ回路４６の出力がフィールドメモリ４
８に供給され、バッファ回路５６の出力がフィールドメ
モリ５８に供給される。
端子３５には、例えば、クロック信号が供給され、端子
３５からクロック信号が書き込み用のアドレス生成回路
４９及び読み出し用のアドレス生成回路５９に供給され
る。アドレス生成回路４９及び５９において形成された
順序が異なるアドレスの夫々がアドレスセレクタ５Ｑ＆
び６０の夫々に供給される。アドレスセレクタ５０の制
？ＲｆＦｔ＋ 子には、端子３３からのフィールド切換
パルスが供給され、アドレスセレクタ６０の制御端子に
は、端子３３からのフィールド切換パルスがインバータ
５２を介して供給される。アドレスセレクタ５０及び６
０の夫々は、制御端子が例えばハイレベルとされるとア
ドレス生成回路４９において形成されたアドレスを選択
し、また、制御端子がローレベルとされるとアドレス生
成回路５９において形成されたアドレスを選択する。ア
ドレスセレクタ５０において選択されたアドレスがフィ
ールドメモリ４８に供給され、アドレスセレクタ６０に
おいて選択されたアドレスがフィールドメモリ５８に供
給される。
３５からクロック信号が書き込み用のアドレス生成回路
４９及び読み出し用のアドレス生成回路５９に供給され
る。アドレス生成回路４９及び５９において形成された
順序が異なるアドレスの夫々がアドレスセレクタ５Ｑ＆
び６０の夫々に供給される。アドレスセレクタ５０の制
？ＲｆＦｔ＋ 子には、端子３３からのフィールド切換
パルスが供給され、アドレスセレクタ６０の制御端子に
は、端子３３からのフィールド切換パルスがインバータ
５２を介して供給される。アドレスセレクタ５０及び６
０の夫々は、制御端子が例えばハイレベルとされるとア
ドレス生成回路４９において形成されたアドレスを選択
し、また、制御端子がローレベルとされるとアドレス生
成回路５９において形成されたアドレスを選択する。ア
ドレスセレクタ５０において選択されたアドレスがフィ
ールドメモリ４８に供給され、アドレスセレクタ６０に
おいて選択されたアドレスがフィールドメモリ５８に供
給される。
フィールドメモリ４８のイネーブル端子がＯＲ回路４５
の出力によりハイレベルとされると、アドレスセレクタ
５０を介して供給されるアドレスに従って、バッファ回
路４６からの画像データがフィールドメモリ４８に書き
込まれる。また、フィールドメモリ５８のイネーブル端
子がＯＲ回路５５の出力によりハイレベルとされると、
アドレスセレクタ６０を介して供給されるアドレスに従
ってバッファ回路５７からの画像データがフィールドメ
モリ５８に書き込まれる。
の出力によりハイレベルとされると、アドレスセレクタ
５０を介して供給されるアドレスに従って、バッファ回
路４６からの画像データがフィールドメモリ４８に書き
込まれる。また、フィールドメモリ５８のイネーブル端
子がＯＲ回路５５の出力によりハイレベルとされると、
アドレスセレクタ６０を介して供給されるアドレスに従
ってバッファ回路５７からの画像データがフィールドメ
モリ５８に書き込まれる。
フィールドメモリ４８のイネーブル端子がＯＲ回路４５
の出力によりローレベルとされると、フィールドメモリ
４８に格納されている画像データがアドレスに従って読
み出され、フィールドメモリ４８の出力がデータセレク
タ５１の一方の入力端子に供給される。また、フィール
ドメモリ５８のイネーブル端子がＯＲ回路５５の出力に
よりローレベルとされると、フィールドメモリ５８に格
納されている画像データがアドレスに従って読み出され
、フィールドメモリ５８の出力がデータセレクタ５１の
他方の入力端子に供給される。
の出力によりローレベルとされると、フィールドメモリ
４８に格納されている画像データがアドレスに従って読
み出され、フィールドメモリ４８の出力がデータセレク
タ５１の一方の入力端子に供給される。また、フィール
ドメモリ５８のイネーブル端子がＯＲ回路５５の出力に
よりローレベルとされると、フィールドメモリ５８に格
納されている画像データがアドレスに従って読み出され
、フィールドメモリ５８の出力がデータセレクタ５１の
他方の入力端子に供給される。
データセレクタ５１の制御端子には、端子３３からのフ
ィールド切換パルスが供給される。データセレクタ５１
は、制御端子がハイレベルとされると、他方の入力端子
に供給されるフィールドメモリ５８からの画像データを
出力し、また、制御端子がローレベルとされると一方の
入力端子に供給されるフィールドメモリ４８からの画像
データを出力する。データセレクタ５１の出力が出力端
子３６から取り出される。この出力端子に得られる画像
データが変調回路７に供給される。
ィールド切換パルスが供給される。データセレクタ５１
は、制御端子がハイレベルとされると、他方の入力端子
に供給されるフィールドメモリ５８からの画像データを
出力し、また、制御端子がローレベルとされると一方の
入力端子に供給されるフィールドメモリ４８からの画像
データを出力する。データセレクタ５１の出力が出力端
子３６から取り出される。この出力端子に得られる画像
データが変調回路７に供給される。
即ち、通常の記録がなされる場合には、静止要求信号が
ローレベルとされると共に、ＣＰＵインターフェース６
１からの書き込みパルスのコントロール信号がハイレベ
ルとされ、また、ＣＰＵインターフェース６１から書き
込みパルスが供給されない。このため、端子３２からの
書き込みパルスがフィールド切換パルスがハイレベルの
時ＡＮＤ回路４３．ＡＮＤ回路４４及びＯＲ回路４５を
介してそのままフィールドメモリ４８のイネーブル端子
に供給され、フィールドメモリ４８において書き込みが
なされる。また、端子３２からの書キ込みパルスがフィ
ールド切換パルスがローレベルノ時、ＡＮＤ回路５３．
ＡＮＤ回路５４及びＯＲ回路５５を介してそのままフィ
ールドメモリ５８のイネーブル端子に供給され、フィー
ルドメモリ５日において書き込みがなされる。静止画記
録がなされる場合には、静止要求信号がハイレベルとさ
れると共に、ＣＰＵインターフェース６１からの書き込
みパルスのコントロール（を号が共にローレベルとされ
、また、ＣＰＵインターフェース６１から書き込みパル
スが供給されない。このため、端子３２からの書き込み
パルスがフィールドメモリ４８及び５日に供給されるこ
とがなく、また、バッファ回路４６及び５７から画像デ
ータが出力されない。この状態でフィールドメモリ４８
及び５８に格納された画像データが所定のアドレスでも
って繰り返し読み出されることにより、静止画が可能と
される。
ローレベルとされると共に、ＣＰＵインターフェース６
１からの書き込みパルスのコントロール信号がハイレベ
ルとされ、また、ＣＰＵインターフェース６１から書き
込みパルスが供給されない。このため、端子３２からの
書き込みパルスがフィールド切換パルスがハイレベルの
時ＡＮＤ回路４３．ＡＮＤ回路４４及びＯＲ回路４５を
介してそのままフィールドメモリ４８のイネーブル端子
に供給され、フィールドメモリ４８において書き込みが
なされる。また、端子３２からの書キ込みパルスがフィ
ールド切換パルスがローレベルノ時、ＡＮＤ回路５３．
ＡＮＤ回路５４及びＯＲ回路５５を介してそのままフィ
ールドメモリ５８のイネーブル端子に供給され、フィー
ルドメモリ５日において書き込みがなされる。静止画記
録がなされる場合には、静止要求信号がハイレベルとさ
れると共に、ＣＰＵインターフェース６１からの書き込
みパルスのコントロール（を号が共にローレベルとされ
、また、ＣＰＵインターフェース６１から書き込みパル
スが供給されない。このため、端子３２からの書き込み
パルスがフィールドメモリ４８及び５日に供給されるこ
とがなく、また、バッファ回路４６及び５７から画像デ
ータが出力されない。この状態でフィールドメモリ４８
及び５８に格納された画像データが所定のアドレスでも
って繰り返し読み出されることにより、静止画が可能と
される。
静止要求信号をハイレベルとし、ＣＰＵインターフェー
ス６１からの書き込みパルスのコントロール信号がロー
レベルとされた状態で、ＣＰＵインターフェース６１か
ら書き込みパルスがＯＲ回路４５及び５５を介してフィ
ールドメモリ４８及び５８のイネーブル端子に供給され
た場合には、ＣＰＵ６２において形成された画像データ
がＣＰＵインターフェース６１を介してフィールドメモ
リ４８及び５８の夫々に供給され、フィールドメモリ４
８及び５８において書き込みがなされる。
ス６１からの書き込みパルスのコントロール信号がロー
レベルとされた状態で、ＣＰＵインターフェース６１か
ら書き込みパルスがＯＲ回路４５及び５５を介してフィ
ールドメモリ４８及び５８のイネーブル端子に供給され
た場合には、ＣＰＵ６２において形成された画像データ
がＣＰＵインターフェース６１を介してフィールドメモ
リ４８及び５８の夫々に供給され、フィールドメモリ４
８及び５８において書き込みがなされる。
この時ＣＰＵ６２からのアドレスがアドレスセレクタ５
０及び６０の夫々に供給されると共に、アドレスセレク
タ５０及び６０の制御端子にはＣＰＵインターフェース
６１からのコントロール信号が供給され、端子３３から
のフィールド切換パルスに関係な（ＣＰＵ６２からのア
ドレスが選択され、フィールドメモリ４８及び５８の夫
々に供給される。
０及び６０の夫々に供給されると共に、アドレスセレク
タ５０及び６０の制御端子にはＣＰＵインターフェース
６１からのコントロール信号が供給され、端子３３から
のフィールド切換パルスに関係な（ＣＰＵ６２からのア
ドレスが選択され、フィールドメモリ４８及び５８の夫
々に供給される。
尚、この発明の一実施例はディジタルＶＴＲのシャフリ
ング回路６にこの発明が適用された例であるが、再生側
のデシャフリング回路１４にこの発明を通用することも
可能であり、この場合には、動画再生画像を任意の場面
で静止させることができる。
ング回路６にこの発明が適用された例であるが、再生側
のデシャフリング回路１４にこの発明を通用することも
可能であり、この場合には、動画再生画像を任意の場面
で静止させることができる。
この発明に依れば、フィールドメモリに対する書き込み
パルスを選択的に禁止する手段が設けられているため、
書き込みパルスが禁止された場合にはフィールドメモリ
が書き込み可能な状態となることがなく、フィールドメ
モリに格納された画像データを所定のアドレスで繰り返
し読み出すことができ、静止画記録が可能とされる。ま
た、この発明に依れば、フィールドメモリに対する書き
込みパルスを禁止した状態で、マイクロコンピュータ等
とフィールドメモリがアクセスすることが可能とされ、
コンピュータ等によって形成した画像データを記録する
ことができる。
パルスを選択的に禁止する手段が設けられているため、
書き込みパルスが禁止された場合にはフィールドメモリ
が書き込み可能な状態となることがなく、フィールドメ
モリに格納された画像データを所定のアドレスで繰り返
し読み出すことができ、静止画記録が可能とされる。ま
た、この発明に依れば、フィールドメモリに対する書き
込みパルスを禁止した状態で、マイクロコンピュータ等
とフィールドメモリがアクセスすることが可能とされ、
コンピュータ等によって形成した画像データを記録する
ことができる。
第１図はこの発明が適用されるディジタルＶＴＲのブロ
ック図、第２図はこの発明の一実施例の基本構成を示す
ブロック図、第３図はこの発明の一実施例の具体的構成
を示すブロック図である。 図面における主要な符号の説明 ６：シャフリング回路、 ２２：シャフリング処理回
路、 ２６：画像静止制御回路、 ２７：ＣＰＵ、 ３
４：入力端子、 ３６：出力端子、４１．５２：インバ
ータ、 ４２〜４４，４７゜５３．５４，５７：ＡＮ
Ｄ回路、 ４５，５５：ＯＲ回路、 ４６，５６：
バッファ回路、 ４８゜５８：フィールドメモリ、
４９．５９ニアドレス生成回路、 ５０，６０ニア
ドレスセレクタ、５１：データセレクタ、 ６１：イン
ターフェース、 ６２：ＣＰＵ。
ック図、第２図はこの発明の一実施例の基本構成を示す
ブロック図、第３図はこの発明の一実施例の具体的構成
を示すブロック図である。 図面における主要な符号の説明 ６：シャフリング回路、 ２２：シャフリング処理回
路、 ２６：画像静止制御回路、 ２７：ＣＰＵ、 ３
４：入力端子、 ３６：出力端子、４１．５２：インバ
ータ、 ４２〜４４，４７゜５３．５４，５７：ＡＮ
Ｄ回路、 ４５，５５：ＯＲ回路、 ４６，５６：
バッファ回路、 ４８゜５８：フィールドメモリ、
４９．５９ニアドレス生成回路、 ５０，６０ニア
ドレスセレクタ、５１：データセレクタ、 ６１：イン
ターフェース、 ６２：ＣＰＵ。
Claims (1)
- 【特許請求の範囲】 ディジタル画像信号のデータの順序の並び換えを行い、
この並び換えられたデータを記録するディジタル画像信
号の記録装置において、 上記データの順序の並び換えを行うための画像メモリと
、 上記画像メモリに対して上記ディジタル画像信号を書き
込むと共に、静止画記録時に上記書き込み動作を禁止す
る手段と、 上記画像メモリに格納されているデータを読み出す手段
と を備えたことを特徴とするディジタル画像信号の記録装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61172541A JPS6328182A (ja) | 1986-07-22 | 1986-07-22 | デイジタル画像信号の記録装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61172541A JPS6328182A (ja) | 1986-07-22 | 1986-07-22 | デイジタル画像信号の記録装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6328182A true JPS6328182A (ja) | 1988-02-05 |
Family
ID=15943799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61172541A Pending JPS6328182A (ja) | 1986-07-22 | 1986-07-22 | デイジタル画像信号の記録装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6328182A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04277989A (ja) * | 1991-03-06 | 1992-10-02 | Matsushita Electric Ind Co Ltd | メモリ制御装置 |
| JPH07197471A (ja) * | 1993-12-28 | 1995-08-01 | Diatex Co Ltd | 法面被覆方法及び法面被覆材 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5895477A (ja) * | 1981-11-24 | 1983-06-07 | Sony Corp | 画像デ−タの伝送方法 |
| JPS60175253A (ja) * | 1984-02-20 | 1985-09-09 | Sony Corp | ディジタルビデオ再生装置又は記録再生装置 |
| JPS60249485A (ja) * | 1984-05-25 | 1985-12-10 | Mitsubishi Electric Corp | 映像再生装置 |
| JPS61100083A (ja) * | 1984-10-22 | 1986-05-19 | Fuji Photo Film Co Ltd | 画像記録再生装置 |
-
1986
- 1986-07-22 JP JP61172541A patent/JPS6328182A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5895477A (ja) * | 1981-11-24 | 1983-06-07 | Sony Corp | 画像デ−タの伝送方法 |
| JPS60175253A (ja) * | 1984-02-20 | 1985-09-09 | Sony Corp | ディジタルビデオ再生装置又は記録再生装置 |
| JPS60249485A (ja) * | 1984-05-25 | 1985-12-10 | Mitsubishi Electric Corp | 映像再生装置 |
| JPS61100083A (ja) * | 1984-10-22 | 1986-05-19 | Fuji Photo Film Co Ltd | 画像記録再生装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04277989A (ja) * | 1991-03-06 | 1992-10-02 | Matsushita Electric Ind Co Ltd | メモリ制御装置 |
| JPH07197471A (ja) * | 1993-12-28 | 1995-08-01 | Diatex Co Ltd | 法面被覆方法及び法面被覆材 |
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