JPS63279674A - クロック再生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は映像信号を標本化して伝送し受信側で再生処理
する方式の映像信号再生装置における再標本化のための
クロック再生回路に関連するものである。

従来の技術 従来のクロック再生回路としては例えば特開昭６１−２
３４１３８号公報に示す構成のものがある。第３図はこ
の従来のクロック再生装置のブロック図であり、第３図
において１は入力信号、２はＡ／Ｄ変換器、３は垂直同
期信号検出回路、４は垂直同期信号位相比較器、６は水
平同期信号位相比較器、７はループフィルタ、８はＤ／
Ａ変換器、９は電圧制御発振器、１０は再生クロック出
力、１１は再生水平同期信号発生器、１２は再生垂直同
期信号発生器、１６はタイマ、２３は同期判定回路、２
４はリセットパルス発生回路である。

以上のように構成された従来のクロック再生回路におい
ては、判定回路２３は入力信号に含まれる垂直同期信号
の検出タイミングと１２の再生垂直同期信号のタイミン
グを比較して再生クロックの同期外れを検知し、この同
期外れ状態の継続時間が所定時間以上となった場合、同
期外れと判定し、リセットパルス発生回路２４によりル
ープフィルタ、再生水平信号発生器、再生垂直同期信号
発生器を所定の初期状態にリセットするものである。

発明が解決しようとする問題点 従来例による同期外れの判定方法では、同期外れ状態の
継続時間を基準にして行っているため、信号源切り換え
時、電源投入時、および信号のドロップアウト発生時等
のいずれの同期外れ発生の場合にも同一の処理となり、
同期外れの原因に応じた最適な処理が行われていなかっ
た。例えば信号のドロップアウトまたは信号中に含まれ
る同期信号のドロップアウト発生時にはドロップアウト
継続時間が所定の時間を超過するとループフィルタおよ
び再生同期口′号発生回路がリセットされ、信号が回復
した場合にも同期引き込み動作が初期値から開始される
。このため電圧制御発振器のフリーラン周波数と信号源
のクロック周波数が大きくずれている場合にはリセット
動作によって再生画面が流れるなど、不快な動作をする
。また短時間の信号のドロツブアラート発生時の不用意
なリセット動作を避けるために同期外れ判定時間を長く
設定すると、信号源を切り換えて別の信号を受信したと
きに同期外れと判定するに要する時間が長くなってしま
うという欠点を有していた。これは信号源が切り換わり
、再生画面上には切り換え後の信号源の映像が現れてい
るにもかかわらず、所定の時間を経過するまでは画面の
同期が外れた状態が続くことになり、このような状態は
比較的短い時間であっても視覚上許容し難いものである
。

また従来例による構成ではループフィルタは位相比較器
の出力を直接演算しており、その演算周期は水平同期信
号の周期と同一とする必要がある。

再生クロックのジッダを抑制するためにはループフィル
タとしては１６ビツト程度、またはそれ以上のビット語
長の演算が必要になるほか、同期引き込み速度の向上に
はループフィルタの特性を可変にして、系のダンピング
ファクタを制御するための切り換え回路等が必要となり
、このループフィルタの演算をハードウェアで実施する
には回路規模の点で難点があった。このためループフィ
ルタの演算をマイクロプロセッサ等を用いたソフトウェ
アで行うことが考えられる。しかしながら上記のような
構成では先に述べたように、ループフィルタは位相比較
器の出力を直接演算しており、その演算周期は水平同期
信号の周期と同一となり、高品位テレビジョン方式の場
合は、その周期は約３０μｓであり、低価格な汎用の８
ビット程度のマイクロプロセッサにとっては短い周期で
あり、このようなプロセッサを用いて前述のような高度
な演算処理を行うことは困難を伴っていた。

本発明はこのような従来例の問題点を解決して、信号の
短時間のドロップアウト発生時に不用意にループフィル
タおよび再生同期信号発生回路なリセットすることなく
、また信号源の切り換え時においても同期引き込み速度
の速いクロック再生回路を小回路規模かつ低コストで実
現可能とするものである。

問題点を解決するための手段 本発明は、映像信号に水平同期信号および垂直同期信号
を前記映像信号と同一極性にて付加して伝送し、受信側
で前記水平同期信号および垂直同期信号に同期した前期
水平同期信号および垂直同期信号の整数倍のクロックを
生成するクロック再生回路であって、前記入力信号に含
まれる垂直同期信号を検出する垂直同期信号検出回路と
、前記入力信号に含まれる垂直同期信号の欠落を検知す
る垂直同期信号欠落検出回路と、前記入力映像信号に含
まれる水平同期信号と再生水平同期信号との位相を比較
する位相比較器と、この位相比較器の出力を入力とする
通過帯域制御回路と、この通過帯域制御回路の出力を所
定のクロックでラッチするラッチ回路と、このラッチ回
路のクロックを制御するラッチクロック制御回路と、前
記ラッチ回路の出力を入力とするループフィルタと、こ
のループフィルタの出力により発振周波数が制御された
電圧制御発振器と、この電圧制御発振器の出力を分周し
て前記再生水平同期信号および前記再生垂直同期信号を
発生する再生同期信号発生回路と、前記入力信号中の垂
直同期信号検出タイミングと前記再生垂直同期信号のタ
イミングの比較を行う垂直同期信号位相比較回路とを備
え、前記垂直同期信号検出回路の出力と前記垂直同期信
号欠落検出回路の出力によって、前記再生同期信号発生
回路と前記ラッチ回路と前記通過帯域制御回路および前
記ループフィルタの一部または全部を所定の初期動作状
態に設定するリセット回路を備えたことを特徴とするク
ロック再生装置である。

作用 本発明は前記した構成により、垂直同期信号検出回路の
出力と垂直同期信号欠落検出回路の出力によって、再生
同期信号発生回路とラッチ回路と通過帯域制御回路およ
び前記ループフィルタの一部または全部を所定の初期動
作状態に設定する。

垂直同期信号欠落検出回路は入力信号または入力信号中
の垂直同期信号の長時間の欠落を検出し、入力信号の回
復時に備えるべくループフィルタ等のリセットを行うた
めのものである。垂直同期信号位相比較回路は入力信号
中の垂直同期信号検出タイミングと再生垂直同期信号の
タイミングの比較を行って、再生クロックの同期外れを
検知し、たとえばこの同期外れ状態の継続期間中に検出
した入力信号中の垂直同期信号が所定の回数に達した場
合にリセット回路によってループフィルタ等のリセット
を行う、リセット動作を行うか否かの判定は従来例のよ
うに単純に同期外れ継続時間の長短で行うのではなく、
検出した垂直同期信号を基準にして行うため、信号のド
ロップアウト時のように垂直同期信号が短時間欠落した
ときにはリセット動作は行われず、比較的長時間の後に
初めてリセット動作が行われる。また信号源の切り換え
時には同期外れ状態の継続期間中、連続して垂直同期信
号が検出されるので信号のドロップアウト時に比較して
迅速にリセット動作がなされることになる。

リセット動作によって通過帯域制御回路とループフィル
タは広帯域に制御され、引き込み速度の高速化が図られ
る。引き込み完了時のジッタ量の低減を両立させるため
、ループフィルタの特性は引き込み完了後、狭帯域でか
つ演算ビット語長が大となるように制御される。引き込
み完了時はループフィルタの前段に設けた通過帯域制御
回路によって位相比較器の出力の信号帯域を制限するた
め、ラッチ回路は通過帯域制御回路の出力をより低い周
波数でラッチすることが可能となる。これによってルー
プフィルタで必要とされる演算周期を長くとることがで
き、マイクロプロセッサ等を用いてビット語長の大なる
演算が容易に行えるようになる。

実施例 第１図は本発明の一実施例におけるクロック再生装置の
ブロック図を示すものである。第１図において１は入力
信号、２はＡ／Ｄ変換器、３は垂直同期信号を表すフレ
ームパルス（ＦＰと略す）を検出するＦＰ検出回路、４
は検出したＦＰと再生したＦＰの位相比較を行うＦＰ位
相比較器、５は入力信号中のＦＰの欠落を検出するＦＰ
欠落検出回路、６は入力信号中の水平同期信号（ＨＤと
略す）と再生ＨＤとの位相比較を行うＨＤ位相比較器、
７はループフィルタ、８はＤ／Ａ変換器、９は電圧制御
発振器、１０はクロック再生出力、１１は再生ＨＤ発生
回路、１２は再生ＦＰ発生回路、１３．１４はリセット
回路、１５は論理和回路、１６はタイマ、１７はラッチ
クロック制御回路、１８はラッチ回路、１９は通過帯域
制御回路である０以上のように構成された本実施例のク
ロック再生回路について、以下その動作を説明する。

入力信号１は２によってＡ／Ｄ変換された後、３のＦＰ
検出回路と６のＨＤ位相比較器に供給される。ＦＰ検出
回路３は入力信号中の特定のパターンからなるＦＰの存
在タイミングを検出する。Ｆ２位相比較器４は検出した
ＦＰタイミングと再生ＦＰの位相を比較し、第１リセッ
ト回路１３に供給する。ＦＰ欠落検出回ｌ！８５は入力
信号中のＦＰの欠落状態を検出し、第２リセット回路１
４に供給する。これら４．５．１３および１４によって
入力信号中のＦＰと再生ＦＰとの同期外れ状態が検出さ
れ、同期外れ状態が所定の基準を超えた場合、再生ＨＤ
発生回路１１、再生ＦＰ発生回路１２、ループフィルタ
７を第１リセット回路１３、第２リセット回路１４およ
び論理和回路１５を用いて所定の初期状態に設定する。

第２リセット回路は長時間にわたって人力信号中にＦＰ
が検出されない場合にリセットパルスを出力し、第１リ
セット回路と同様に各部のリセット動作を行う。第１リ
セット回路の動作は次のように説明される。

ＦＰ位相比較回路４によって入力信号中のＦＰタイミン
グと再生ＦＰのタイミングの比較を行って、再生クロッ
クの同期外れを検知し、この同期外れ状態の継続期間中
に検出した入力信号中のＦＰが所定の回数に達した場合
に第１リセット回路１３によってループフィルタ等のリ
セットを行う。

リセット動作を行うか否かの判定は単純に同期外れ継続
時間の長短で行うのではなく、検出した垂直同期信号の
回数を基準にして行うため、入力信号中のＦＰが短時間
欠落したときにはリセット動作は行われず、比較的長時
間の後に初めてリセット動作が行われる。また信号源の
切り換え時には同期外れ状態の継続期間中、連続してＦ
Ｐが検出されるので迅速にリセット動作がなされること
になる。

入力信号中の水平同期信号はＨＤ位相比較器６によって
再生ＨＤとの位相誤差が検出され、通過帯域制御回路１
９、ラッチ回路１８を介してループフィルタフに供給さ
れる。リセット回路の動作直後は通過帯域制御回路１８
の通過帯域は広帯域に制御され、ラッチ回路は水平同期
信号ＨＤと同一の周波数にて動作する。リセット回路の
動作の後、タイマ１５で設定される一定時間経過後、通
過帯域制御回路１９特性は狭帯域、例えば水平同期信号
の周波数の１／２の帯域に制御される。同時にラッチ回
路１８のラッチクロックが水平同期信号の周波数より低
く、たとえば水平同期信号の周波数の１／２に設定され
てループフィルタ７へ供給される。このためループフィ
ルタに供給される信号の周期が長くなり、ループフィル
タ７でのビット語長の大きな演算を行うに十分な時間が
確保でき、演算素子の選定等の点で有利となる。

以上のように、本実施例によれば同期外れ判定を単純に
同期外れ継続時間の長短で行うのではなく、入力信号中
から検出した垂直同期信号を基準にして行うリセット回
路と、このリセット回路によって制御され水平位相比較
器の出力信号の信号帯域を制御して通過させる通過帯域
制御回路およびラッチ回路と、前記したリセット回路に
よって制御されたループフィルタを設けることにより、
信号の短時間のドロップアウト発生時に不用意に回路要
素をリセットすることなく、また信号源の切り換え時に
おいても同期引き込み速度が速く、かつ同期引き込み時
のジッダ量の少ないクロック再生回路を、小回路規模か
つ低コストで実現することができる。

第２図は本発明の第２の実施例におけるクロック再生回
路の構成を表すブロック図である。第２図において１は
入力信号、２はＡ／Ｄ変換器、３は垂直同期信号を表す
フレームパルス（ＦＰ）を検出するＦＰ検出回路、４は
検出したＦＰと再生したＦＰの位相比較を行うＦＰ位相
比較器、５は入力信号中のＦＰの欠落を検出するＦＰ欠
落検出回路、６は入力信号中の水平同期信号（ＨＤ）と
再生ＨＤとの位相比較を行うＨＤ位相比、較器、７はル
ープフィルタ、８はＤ／Ａ変換器、９は電圧制御発振器
、１０はクロック再生出力、１１は再生ＨＤ発生回路、
１２は再生ＦＰ発生回路、１３．１４はリセット回路、
１５は論理和回路、１６はタイマ、１７はラッチクロッ
ク制御回路、１８はラッチ回路、１９は通過帯域制御回
路である。以上は第１図の構成と同様なものである。第
１図の構成と異なるものは第１のリセット回路１３の出
力を入力とする第３のリセット回路２０を設け、ループ
フィルタとしてはマイクロプロセッサ２７を用いた点で
ある。以上のように構成された本実施例のクロック再生
回路につい七以下その動作を第１図の構成のものと異な
る点について説明する。

ＦＰ位相比較回路４によって入力信号中のＦＰタイミン
グと再生ＦＰのタイミングの比較を行って、再生クロッ
クの同期外れを検知し、この同期外れ状態の継続期間中
に検出した入力信号中のＦＰが所定の回数に達した場合
に第１リセット回路１３によってループフィルタ等のリ
セットを行う。

第３リセット回路は第１リセット回路の一定時間内にお
けるリセット動作回数、即ち第１リセット回路の動作頻
度を監視し、これが所定の基準を超えた場合にリセット
パルスを出力し、２７のマイクロプロセッサより構成さ
れたループフィルタまたはマイクロプロセッサ全体のリ
セットを行う。

第１のリセット回路の動作頻度が高い場合、入力信号中
にＦＰが検出されているにも関わらず同期引き込みが所
定の時間内に完了しないことを意味しており、信号源の
異常かまたはクロック再生回路の動作の異常のいずれか
が原因であると考えられる。マイクロプロセッサを用い
た装置の場合、マイクロプロセッサを構成する集積回路
の電源異常その他に起因する原因によって、装置が正常
に動作しなくなることがある。マイクロプロセッサを使
用する装置の電源を厳密に管理し、瞬時の電圧異常に対
しても完全な対策を講することは回路規模およびコスト
の面で難があった。第３リセット回路２０は簡単な回路
構成で実施でき、前述のようなループフィルタにマイク
ロプロセッサを用いたクロック再生回路の異常発生時に
おいても、マイクロプロセッサをリセットし、正常な状
態に復旧させるものである。

以上のように、本実施例によれば同期外れ判定を単純に
同期外れ継続時間の長短で行うのではなく、検出した入
力信号中の垂直同期信号を基準にして行う第１および第
２ののりセット回路と、第１のリセット回路の動作頻度
を監視する第３のリセット回路と、第１および第２のリ
セット回路によって制御され水平位相比較器の出力信号
の信号帯域を制御して通過させる通過帯域制御回路およ
びラッチ回路と、前記したリセット回路によって制御さ
れたループフィルタを設けることにより、信号の短時間
のドロップアウト発生時に不用意に回路要素をリセット
することなく、また信号源の切り換え時においても同期
引き込み速度が速く、かつ同期引き込み時のジッダ量が
少なく、電源異常等による異常発生に際しても回路動作
を正常に復旧させることのできるクロック再生回路を、
小回路規模、低コストで実現することができる。

発明の詳細 な説明したように、本発明によれば、信号の短時間のド
ロップアウト発生時に不用意に回路要素をリセットする
ことなく、また信号源の切り換え時においても同期引き
込み速度が速く、かつ同期引き込み時のジッタ量の少な
いクロック再生回路を、小回路規模、低コストで実現す
ることができ、その実用的効果は大きい。

【図面の簡単な説明】

第１図は本発明の一実施例におけるクロック再生装置の
ブロック図、第２図は本発明の他の実施例におけるクロ
ック再生装置のブロック図、第３図は従来例におけるク
ロック再生装置のブロック図である。

Claims (5)

【特許請求の範囲】
1. （１）映像信号に水平同期信号および垂直同期信号を前
   記映像信号と同一極性にて付加して伝送し、受信側で前
   記水平同期信号および垂直同期信号に同期した前期水平
   同期信号および垂直同期信号の整数倍のクロックを生成
   するクロック再生回路であって、前記入力信号に含まれ
   る垂直同期信号を検出する垂直同期信号検出回路と、前
   記入力信号に含まれる垂直同期信号の欠落を検知する垂
   直同期信号欠落検出回路と、前記入力映像信号に含まれ
   る水平同期信号と再生水平同期信号との位相を比較する
   位相比較器と、この位相比較器の出力を入力とする通過
   帯域制御回路と、この通過帯域制御回路の出力を所定の
   クロックでラッチするラッチ回路と、このラッチ回路の
   クロックを制御するラッチクロック制御回路と、前記ラ
   ッチ回路の出力を入力とするループフィルタと、このル
   ープフィルタの出力により発振周波数が制御された電圧
   制御発振器と、この電圧制御発振器の出力を分周して前
   記再生水平同期信号および前記再生垂直同期信号を発生
   する再生同期信号発生回路と、前記入力信号中の垂直同
   期信号検出タイミングと前記再生垂直同期信号のタイミ
   ングの比較を行う垂直同期信号位相比較回路とを備え、
   前記垂直同期信号検出回路の出力と前記垂直同期信号欠
   落検出回路の出力によって、前記再生同期信号発生回路
   と前記ラッチ回路と前記通過帯域制御回路および前記ル
   ープフィルタの一部または全部を所定の初期動作状態に
   設定するリセット回路を備えたことを特徴とするクロッ
   ク再生装置。
2. （２）リセット回路は入力信号中の垂直同期信号の欠落
   状態継続時間が所定の時間を超えた場合に動作するよう
   構成された特許請求の範囲第１項記載のクロック再生装
   置。
3. （３）リセット回路は入力信号中の垂直同期信号の検出
   タイミングと再生垂直同期信号のタイミングとの比較に
   より再生クロックの同期外れを検知し、この同期外れ状
   態の継続期間中に検出した入力信号中の垂直同期信号が
   所定の回数に達した場合に動作するようと構成された特
   許請求の範囲第１項記載のクロック再生装置。
4. （４）リセット回路は入力信号中の垂直同期信号の検出
   タイミングと再生垂直同期信号のタイミングとの比較に
   より再生クロックの同期外れを検知し、この同期外れ状
   態の継続期間中に検出した入力信号中の垂直同期信号が
   所定の回数に達した場合に動作するようと構成された第
   １のリセット回路と、この第１のリセット回路のリセッ
   ト動作が所定の頻度を超えたときにクロック再生回路を
   構成する要素の一部または全部を所定の初期状態に設定
   する第２のリセット回路を備えたことを特徴とする特許
   請求の範囲第１項記載のクロック再生装置。
5. （５）通過帯域制御回路は再生同期信号発生回路および
   ループフィルタが所定の初期状態にリセットされた後の
   時間経過に従って、その通過帯域幅が広帯域から狭帯域
   に制御され、これに伴い、通過帯域制御回路の出力をラ
   ッチするクロックの周波数を低くするよう構成されたこ
   とを特徴とする特許請求の範囲第１項記載のクロック再
   生装置。