JPS63279489A - 半導体メモリ集積回路 - Google Patents
半導体メモリ集積回路Info
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- JPS63279489A JPS63279489A JP62115204A JP11520487A JPS63279489A JP S63279489 A JPS63279489 A JP S63279489A JP 62115204 A JP62115204 A JP 62115204A JP 11520487 A JP11520487 A JP 11520487A JP S63279489 A JPS63279489 A JP S63279489A
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- JP
- Japan
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- circuit
- output
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- memory cell
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ集積回路に関する。
従来の半導体メモリ集積回路においては、その内部の電
位を測定するなめに、内部配線に金属探針（プローブ）
を接触させて電位を測定する触針法や電子ビームをプロ
ーブとして使用するＥＢテスタが用いられている。
位を測定するなめに、内部配線に金属探針（プローブ）
を接触させて電位を測定する触針法や電子ビームをプロ
ーブとして使用するＥＢテスタが用いられている。
上述した従来技術のうち前者は、■配線幅が数μｍ以下
となっている今日では、測定が困難であり、ＬＳＩを破
壊してしまうおそれがある。■通常、最上層の配線のみ
しか測定できない。■電位を測定するために、金属探針
などの測定装置が必要である。
となっている今日では、測定が困難であり、ＬＳＩを破
壊してしまうおそれがある。■通常、最上層の配線のみ
しか測定できない。■電位を測定するために、金属探針
などの測定装置が必要である。
という問題点があり、また後者は、
■絶体電圧測定誤差は、０．５ 以上と大きい。
■最上層の配線のみしか測定不可能である。
■走査形遠視顕微鏡（ＳＥＭ）などの測定装置が必要と
なる。
なる。
という問題点がある。
上述した従来の方法に対し、本発明は、ＬＳＩの外部端
子からＬＳＩ内部の電位をＬＳＩテスタにより手軽に測
定できるという独創性をもっている。
子からＬＳＩ内部の電位をＬＳＩテスタにより手軽に測
定できるという独創性をもっている。
本発明の半導体メモリセル回路は、メモリセル回路、ワ
ード選択回路、デジット選択回路、読出し書込み制御回
路、読出し書込み回路のそれぞれの出力やメモリセル回
路の内部と導体で接続された外部端子を少なくとも一つ
有する。
ード選択回路、デジット選択回路、読出し書込み制御回
路、読出し書込み回路のそれぞれの出力やメモリセル回
路の内部と導体で接続された外部端子を少なくとも一つ
有する。
第１図は本発明の一実施例であり、１ビツトのメモリセ
ルに対する回路図を示す。
ルに対する回路図を示す。
１はＬＳＩの外部端子、２ａ、２ｂはそれぞれ読出し書
込み制御回路出力、３はワード線、４はメモリセルトラ
ンジスタＱｌのベースである。本実施例では、書込み制
御回路の出力２ｂ、ワード線３およびメモリセルトラン
ジスタＱ＋のベース４をそれぞれＬＳＩの外部端子１ａ
、ｌｂおよび１ｃに金属配線で接続することにより、上
記３個所の内部レベルをＬＳＩテスタにて測定可能にす
ることかできるようにしている。
込み制御回路出力、３はワード線、４はメモリセルトラ
ンジスタＱｌのベースである。本実施例では、書込み制
御回路の出力２ｂ、ワード線３およびメモリセルトラン
ジスタＱ＋のベース４をそれぞれＬＳＩの外部端子１ａ
、ｌｂおよび１ｃに金属配線で接続することにより、上
記３個所の内部レベルをＬＳＩテスタにて測定可能にす
ることかできるようにしている。
上記３個所の内部レベルを測定することにより、メモリ
の書込み、読出しが正常に機能していることを確認する
ことができる。
の書込み、読出しが正常に機能していることを確認する
ことができる。
従来、開発段階のＬＳＩメモリにおいては、機能不良が
発生した場合、ＬＳＩテスタにおいて、ワード選択回路
の不良、デジット選択回路の不良、読出し書込み制御回
路の論理不良、メモリセルの複数ビット不良は、故障個
所の固定が可能であるが、読出し、書込みが正常に機能
しているかどうかの判断はできなかった。
発生した場合、ＬＳＩテスタにおいて、ワード選択回路
の不良、デジット選択回路の不良、読出し書込み制御回
路の論理不良、メモリセルの複数ビット不良は、故障個
所の固定が可能であるが、読出し、書込みが正常に機能
しているかどうかの判断はできなかった。
本発明の機能を有するＬＳＩメモリは、開発段階で機能
不良が発生した場合や、フィールド不良が発生した場合
にもＬＳＩテスタを用いて内部レベルを簡単に測定でき
るので、読出し書込み機能が正常に動作しているかなど
、不良個所を検出するのに有用である。
不良が発生した場合や、フィールド不良が発生した場合
にもＬＳＩテスタを用いて内部レベルを簡単に測定でき
るので、読出し書込み機能が正常に動作しているかなど
、不良個所を検出するのに有用である。
第２図は、この発明における第２の実施例である。
１００はＬＳＩチップである。この例では、ワード選択
回路２０の出力、デジット選択回路３０の出力、読出し
書込み制御回路４０の出力をそれぞれ外部端子１０に接
続することにより、上記３つの回路が正常に機能してい
ることをＬＳＩテスタにて確認できる。
回路２０の出力、デジット選択回路３０の出力、読出し
書込み制御回路４０の出力をそれぞれ外部端子１０に接
続することにより、上記３つの回路が正常に機能してい
ることをＬＳＩテスタにて確認できる。
第２の実施例は、フェイルビットマツプ機能がないロジ
ックＬＳＩテスタまなはＬＳＩチップ１００の出力ビン
数が多すぎるなどの理由でフエイルビットマ・イブ機能
が利用できない場合に有用である。
ックＬＳＩテスタまなはＬＳＩチップ１００の出力ビン
数が多すぎるなどの理由でフエイルビットマ・イブ機能
が利用できない場合に有用である。
本発明のよれば、以上のような構成により、ＬＳＩを破
壊することなく、精度よ＜（ＬＳＩテスタの測定精度）
かつ手軽に（Ｌ’ＳＩテスタさえあれば測定できる）に
内部レベルを測定することができ、機能不良の場所を短
時間で同定できるようになる。
壊することなく、精度よ＜（ＬＳＩテスタの測定精度）
かつ手軽に（Ｌ’ＳＩテスタさえあれば測定できる）に
内部レベルを測定することができ、機能不良の場所を短
時間で同定できるようになる。
第１図、第２図は本発明の第１の実施例、第２の実・施
例である。 ｌ ａ 、 １ ｂ 、 １ ｃ 、 １０−外部端子
、２ａ。 ２ｂ・・・読出し書込み制御回路出力、３・・・ワード
線、２０・・・ワード選択回路、３０・・・ディジット
選択回路、４０・・・読出し書込み制御回路、１００・
・・ＬＳＩチップ。 ＄ ｌ 阿 辛 ２［
例である。 ｌ ａ 、 １ ｂ 、 １ ｃ 、 １０−外部端子
、２ａ。 ２ｂ・・・読出し書込み制御回路出力、３・・・ワード
線、２０・・・ワード選択回路、３０・・・ディジット
選択回路、４０・・・読出し書込み制御回路、１００・
・・ＬＳＩチップ。 ＄ ｌ 阿 辛 ２［
Claims (1)
- 【特許請求の範囲】 メモリセル回路、ワード線選択回路、デジット選択回路
、読出し書込み制御回路、読出し書込み回路、出力回路
の各ブロックよりなる半導体メモリ集積回路において、 前記出力回路を除く前記各回路の出力や前記メモリセル
回路の内部と導体で接続された外部端子を少なくとも一
つ有することを特徴とする半導体メモリ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62115204A JPS63279489A (ja) | 1987-05-11 | 1987-05-11 | 半導体メモリ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62115204A JPS63279489A (ja) | 1987-05-11 | 1987-05-11 | 半導体メモリ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63279489A true JPS63279489A (ja) | 1988-11-16 |
Family
ID=14656933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62115204A Pending JPS63279489A (ja) | 1987-05-11 | 1987-05-11 | 半導体メモリ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63279489A (ja) |
-
1987
- 1987-05-11 JP JP62115204A patent/JPS63279489A/ja active Pending
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