JPS6327856B2 - - Google Patents
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- JPS6327856B2 JPS6327856B2 JP54129188A JP12918879A JPS6327856B2 JP S6327856 B2 JPS6327856 B2 JP S6327856B2 JP 54129188 A JP54129188 A JP 54129188A JP 12918879 A JP12918879 A JP 12918879A JP S6327856 B2 JPS6327856 B2 JP S6327856B2
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Description
【発明の詳細な説明】 本発明は半導体装置に関するものである。[Detailed description of the invention] The present invention relates to a semiconductor device.
従来、半導体装置の容器として、例えばセラミ
ツク基板上面の中央部に半導体素子(以下、チツ
プという)を塔載するための素子接着部(以下、
マウント部という)を備え、その周辺部に金属細
線接続用配線金属膜(以下、内部リードという)
がメタライズされ、更にその外側の前記セラミツ
ク基板上面にセラミツク封止枠が固着され、該封
止枠上にガラスやセラミツク等の絶縁材質からな
る蓋板が、樹脂、金属ロー材、ガラス質接着剤等
の接着剤により固着封止されているとともに、前
記セラミツク基板の側面に前記内部リードと電気
的に接続された外部リードがろう付けされた構造
のものが知られている。 Conventionally, as a container for a semiconductor device, for example, an element bonding part (hereinafter referred to as a chip) for mounting a semiconductor element (hereinafter referred to as a chip) in the center of the upper surface of a ceramic substrate is used.
A wiring metal film (hereinafter referred to as an internal lead) for connecting fine metal wires is provided around the mount part (hereinafter referred to as an internal lead).
Further, a ceramic sealing frame is fixed to the upper surface of the ceramic substrate on the outside thereof, and a cover plate made of an insulating material such as glass or ceramic is fixed on the sealing frame with resin, metal brazing material, or glass adhesive. A structure is known in which the ceramic substrate is fixedly sealed with an adhesive such as the above, and external leads electrically connected to the internal leads are brazed to the side surface of the ceramic substrate.
一方、チツプの大きさは製造技術の著しい発達
に伴ない、またチツプの機能の増え等により大型
にする傾向にある。かかるチツプのマウント部へ
の固着には例えば、セラミツク基板を用いた半導
体装置用容器の場合においてはAu−Su,Au−Si
等の低融点ロウ材を用いてチツプの基板であるSi
との合金化反応に利用する方法が一般的である。 On the other hand, the size of chips tends to increase due to the remarkable development of manufacturing technology and the increase in chip functions. For example, in the case of a semiconductor device container using a ceramic substrate, Au-Su, Au-Si are used to fix the chip to the mounting part.
Si, which is the substrate of the chip, is
A common method is to use an alloying reaction with
また樹脂材料を用いて固着する方法もよく知ら
れている。いずれの固着方法を採用するとして
も、チツプのマウント部への固着作業において
は、両者の位置合せが後のワイヤーボンデイング
作業の能率を決めることになる。 A method of fixing using a resin material is also well known. No matter which fixing method is adopted, the alignment of the two in the work of fixing the chip to the mount section will determine the efficiency of the subsequent wire bonding work.
即ち、電気的に接続すべきチツプのボンデイン
グパツドと半導体装置用容器の内部リードの位置
がボンデイングしやすい位置にあればボンデイン
グ作業はやりやすいのであるがそれらの位置がず
れてくると、ボンデイング作業が困難になるばか
りか、相隣接するワイヤーが電気的に短絡したり
する不良を生ずることになる。寸法の大きい、又
は細長いチツプを塔載する場合には上記の傾向が
助長されるのは明らかである。 In other words, if the bonding pads of the chip to be electrically connected and the internal leads of the semiconductor device container are in positions where bonding is easy, the bonding work will be easy, but if these positions shift, the bonding work will be difficult. Not only is this difficult, but it also causes defects such as electrical short circuits between adjacent wires. It is clear that the above-mentioned tendency is exacerbated when large or elongated chips are mounted.
さらにイメージセンサーの如き半導体装置は容
器の受光窓とチツプとを精度良く合わせる必要が
あり、その場合に細長いチツプを高精度に位置合
わせすることは極めて困難である。 Furthermore, in semiconductor devices such as image sensors, it is necessary to precisely align the light-receiving window of the container with the chip, and in this case, it is extremely difficult to align the elongated chip with high precision.
本発明の目的は、上記欠点を解消した半導体装
置を提供することにある。 An object of the present invention is to provide a semiconductor device that eliminates the above-mentioned drawbacks.
本発明はセラミツク基板のマウント面に位置合
わせマークとなるように、その部分を除いてメタ
ライズ層を施し、このようにして設けられたメタ
ライズ層のない部分を位置合わせマークとして、
これが半導体素子チツプ上の位置合わせパターン
と一直線になるようにチツプをマウントしたこと
を特徴とする。さらに、チツプは矩形状の細長い
形をしており、その長辺にそつて前記マウント面
にはボンデイング接続用の内部リードが設けられ
たセラミツク板が設けられる。 In the present invention, a metallized layer is applied to the mounting surface of a ceramic substrate except for that part so as to serve as an alignment mark, and the thus provided part without the metallized layer is used as an alignment mark.
The chip is mounted so that this is in line with the alignment pattern on the semiconductor chip. Furthermore, the chip has an elongated rectangular shape, and along its long sides, a ceramic plate is provided on the mounting surface with internal leads for bonding connection.
以下図面を用いて本発明の実施例を説明する。
第1図a、第1図bは本発明に適するように改良
された半導体装置用容器を示す平面図及びその断
面図である。 Embodiments of the present invention will be described below with reference to the drawings.
FIGS. 1a and 1b are a plan view and a cross-sectional view of a semiconductor device container improved to be suitable for the present invention.
セラミツク基板101上面の中央部に半導体素
子102を塔載するため素子接着部103を備
え、その周辺部に金属細線接続用配線金属膜10
4がメタライズされ、更にその外側の前記セラミ
ツク基板101上面にセラミツク封止枠105が
固着され、該封止枠上にガラスやセラミツク等の
絶縁材質からなる基板106が樹脂、金属ロー
材、ガラス質接着剤等の接着剤107により固着
封止されているとともに、前記セラミツク基板1
01の側外に前記配線金属膜と電気的に接続され
た外部リード108がろう付けされている。 A ceramic substrate 101 has an element adhesive part 103 in the center for mounting a semiconductor element 102 thereon, and a wiring metal film 10 for connecting fine metal wires around the element adhesive part 103.
4 is metallized, and a ceramic sealing frame 105 is fixed to the upper surface of the ceramic substrate 101 on the outside thereof, and a substrate 106 made of an insulating material such as glass or ceramic is placed on the sealing frame with a resin, a metal brazing material, or a glass material. The ceramic substrate 1 is fixed and sealed with an adhesive 107 such as an adhesive.
An external lead 108 electrically connected to the wiring metal film is brazed to the outside of the wiring metal film.
ここで、金属細線接続用配線金属膜(内部リー
ド)104は位置合わせマークを中央部に付する
ことができるように左右に離間して、かつチツプ
の長辺にそうように設けられている。 Here, the wiring metal film (internal lead) 104 for connecting thin metal wires is spaced from side to side and provided on the long sides of the chip so that an alignment mark can be placed in the center.
第2図a、第2図bは本発明の一実施例の半導
体装置用容器の平面図及びその断面図である。 FIGS. 2a and 2b are a plan view and a sectional view of a semiconductor device container according to an embodiment of the present invention.
素子接着部203の一部表面に位置合せ用パタ
ーン209を2ケ所設ける。この位置合せ用パタ
ーンの形成法としては、半導体装置用容器の製造
工程でセラミツク基板のマウント部にW,Mo−
Mn等をメタライズする時あらかじめこの位置合
せ用パターンの部分がメタライズされないような
メタライズ用マスク版を作つておいて、印刷する
ことにより位置合せ用パターンの部分はメタライ
ズされずこのため他の部分と識別できる。このよ
うにメタライズ抜きした部分を位置合せ用マーク
とすることによつて特別に他の工程を挿入しなく
とも、従来と同じ工程で位置合わせマークを付す
ことができる。しかも、このマークの部分はその
周囲のメタライズ層とは光学的コントラストが強
いため、光学的識別には非常に好適である。さら
に、マウント面のマークとチツプ上の位置合わせ
パターンとを一直線上にそろえることによつて、
単一方向の光学的走査によつてマウントすべきチ
ツプ位置を正確にしかも早く設定することがで
き、組立の自動化をより促進することができる。 Two alignment patterns 209 are provided on a part of the surface of the element bonding portion 203. As a method for forming this alignment pattern, W, Mo--
When metalizing Mn, etc., a metallization mask plate is made in advance so that the alignment pattern part is not metalized, and by printing, the alignment pattern part is not metalized and is therefore distinguishable from other parts. can. By using the metalized portion as the alignment mark, the alignment mark can be attached in the same process as the conventional one without inserting any other special process. Moreover, this mark part has a strong optical contrast with the surrounding metallized layer, so it is very suitable for optical identification. Furthermore, by aligning the marks on the mounting surface and the alignment pattern on the chip,
The chip position to be mounted can be set accurately and quickly by optical scanning in one direction, and the automation of assembly can be further promoted.
このような構造からなる半導体装置用容器にお
いて、寸法の大きい又は細長いチツプを塔載する
場合にマウント位置が不正確になつたり、その為
にボンデイングが困難になつたり、チツプの位置
ずれにより製品不良となるような不良を防止でき
る。すなわち、チツプに組合せパターンを設け、
該組合せ用パターンとマウント部に設けた位置合
せ用パターンを一致させ固着することにより正確
にチツプを塔載することができる。また、マウン
ト作業を自動化する場合においては、該位置合せ
用パターンをそのまま位置識別に転用できるのは
無論である。 When a semiconductor device container with such a structure is used to mount a large or slender chip, the mounting position may become inaccurate, bonding becomes difficult, and the product may be defective due to misalignment of the chip. It is possible to prevent such defects. In other words, by providing a combination pattern on the chip,
By aligning and fixing the combination pattern to the positioning pattern provided on the mount, it is possible to accurately mount the chip. Furthermore, in the case of automating the mounting work, it goes without saying that the alignment pattern can be used as is for position identification.
位置合せ用パターンの形態については、第2図
aに示すごとき、三角形のみならず丸、凹、凸い
ずれの形態においてもよいのは無論である。 As for the shape of the alignment pattern, it goes without saying that it may be not only triangular, but also round, concave, or convex, as shown in FIG. 2a.
以上詳細に説明したように、本発明によれば寸
法の大きい又は細長い半導体素子を塔載する場合
にマウント位置が不正確になることを防止する半
導体装置用容器及び半導体装置が得られる。 As described above in detail, the present invention provides a container for a semiconductor device and a semiconductor device that can prevent inaccurate mounting positions when mounting a large or long and narrow semiconductor element.
第1図a、第1図bは本発明が適用される半導
体装置用容器の平面図とその断面図、第2図a、
第2図bは本発明の実施例の平面図とその断面図
である。
尚、図中、101,101′,201,20
1′……セラミツク基板、102,102′,20
2,202′……半導体素子、(チツプ)、103,
103′,203,203′……素子接着部(マウ
ント部)、104,104′,204,204′…
…金属細線接続用配線金属膜(内部リード)、1
05,105′,205,205′……蓋板、10
7,107′,207,207′……接着剤、10
8,108′,208,208′……外部リード、
209……位置合せ用パターン、210……目合
せパターン。
FIGS. 1a and 1b are a plan view and a sectional view of a semiconductor device container to which the present invention is applied, and FIGS. 2a and 1b are
FIG. 2b is a plan view and a sectional view of an embodiment of the present invention. In addition, in the figure, 101, 101', 201, 20
1'... Ceramic substrate, 102, 102', 20
2,202'...Semiconductor element, (chip), 103,
103', 203, 203'...Element adhesion part (mount part), 104, 104', 204, 204'...
...Wiring metal film for thin metal wire connection (internal lead), 1
05, 105', 205, 205'...Lid plate, 10
7,107',207,207'...adhesive, 10
8, 108', 208, 208'...external lead,
209... Alignment pattern, 210... Alignment pattern.
Claims (1)
ミツク基板と、該セラミツク基板のマウント面に
前記素子チツプの長辺をはさんで対向する位置が
位置合わせ用マークとして存在するようにその部
分のみを除いて全面に形成されたメタライズ層
と、該メタライズ層上にロー材を用いて固着さ
れ、前記マーク部と対応する長辺の中央部にのみ
夫々位置合わせパターンを有する素子チツプと、
該素子チツプの2つの長辺に沿つて凹状の前記位
置合わせ用マークの左右に位置するように前記メ
タライズ層に固着され、夫々が複数の内部リード
を有する複数のセラミツク板と、前記内部リード
の各々と前記素子チツプ上の電極とを相互に接続
する複数の金属配線とを有し、前記マウント面の
中央部にのみ設けられたメタライズが施されてい
ない2つの前記マーク部と前記素子チツプ上の2
つの位置合わせパターンとが水平方向で一直線状
にそろうように前記素子チツプをロー付けし、前
記内部リードの各々と前記素子チツプ上の対向す
る電極を複数の金属配線によつてボンデイング接
続したことを特徴とする半導体装置。1. A ceramic substrate to which a long and thin rectangular element chip is fixed, and a position opposite to the mounting surface of the ceramic substrate with the long side of the element chip in between, is removed so that only that part exists as an alignment mark. a metallized layer formed on the entire surface; an element chip fixed on the metallized layer using a brazing material and having an alignment pattern only in the center of the long side corresponding to the mark portion;
A plurality of ceramic plates, each having a plurality of internal leads, are fixed to the metallized layer so as to be located on the left and right sides of the concave alignment mark along the two long sides of the element chip; It has a plurality of metal wirings interconnecting each of the marks and electrodes on the element chip, and has two mark parts that are not metallized and are provided only in the center of the mounting surface and on the element chip. 2
The element chip is brazed so that the two alignment patterns are aligned in a straight line in the horizontal direction, and each of the internal leads and opposing electrodes on the element chip are connected by bonding using a plurality of metal wirings. Characteristic semiconductor devices.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP12918879A JPS5651839A (en) | 1979-10-05 | 1979-10-05 | Semiconductor device |
Applications Claiming Priority (1)
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JP12918879A JPS5651839A (en) | 1979-10-05 | 1979-10-05 | Semiconductor device |
Publications (2)
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JPS5651839A JPS5651839A (en) | 1981-05-09 |
JPS6327856B2 true JPS6327856B2 (en) | 1988-06-06 |
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ID=15003310
Family Applications (1)
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JP12918879A Granted JPS5651839A (en) | 1979-10-05 | 1979-10-05 | Semiconductor device |
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JP (1) | JPS5651839A (en) |
Families Citing this family (3)
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JPS59115645U (en) * | 1983-01-24 | 1984-08-04 | 日本電気株式会社 | Stem for semiconductor devices |
JPS607120A (en) * | 1983-06-25 | 1985-01-14 | Rohm Co Ltd | Method for positioning semiconductor wafer |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52138873A (en) * | 1976-05-14 | 1977-11-19 | Nec Corp | Automatic positioning method of semiconductor pellets |
-
1979
- 1979-10-05 JP JP12918879A patent/JPS5651839A/en active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS52138873A (en) * | 1976-05-14 | 1977-11-19 | Nec Corp | Automatic positioning method of semiconductor pellets |
Also Published As
Publication number | Publication date |
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JPS5651839A (en) | 1981-05-09 |
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