JPS63271393A - カ−ソル制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、例えば情報処理装置のディスプレイ装置の画
面上で文字や記号等の入力位置を示すカーソルの制御を
行なうカーソル制御装置に関する。

（従来の技術） 従来、パーソナルコンピュータやワークステーション等
の各種コンピュータ機器において、ディスプレイ装置の
画面上の例えばカーソルを所定の位置に移動する際の入
力装置には、いわゆるポインティングデバイスとしての
キーボード上のカーソルキーの他、マウス、タブレット
、タッチセンサ、ライトベン等が用いられている。

これらのポインティングデバイスは、上記デイスプレィ
画面上のカーソルを移動して、画面上に表示されたアイ
コン（絵文字）等を選択することで上記コンピュータ機
器に各種情報の入力等を行なうようにしていた。

またカーソルの形状は上記コンピュータ機器におけるカ
ーソルの使用目的によって異なり、例えばマウスを用い
てアイコンの選択や座標点の指示を行なうような場合に
は、データの入力位置を正確に指示するために矢印型の
カーソルを用い、また文鶏等の作成を行なうような場合
には点滅を繰り返す一文字分の大きさの長方形型のもの
やアンダーライン型のカーソル等がそれぞれ使用されて
いた。

このカーソルの表示方法としては、従来簡便な手段とし
てソフトウェア処理による方法と、カーソルのＡＮＤデ
ータ、ＸＯＲデータを用いて多数のカーソル形状を表示
し得るハードウェア処理による方法とがそれぞれ使用さ
れていた。

（発明が解決しようとする問題点） しかしながら、ソフトウェア処理による方法は、カーソ
ルを表示するまでに時間がかかり、またカーソルの移動
時にはＣＰＵを占有してしまうため、並列して他の処理
を行なうことができなかった。

さらにカーソルの移動を高速化するためにＸ０Ｒ１算に
よるカーソル表示を行なうと、カーソルの形状が制限さ
れるという欠点が生じた。

またハードウェア処理による方法は、ハードウェアを例
えばシフトレジスタで構成して、１ドツト中位でディス
プレイＩｔに出力する場合、ディスプレイ装置の解像度
を上げるために動作周波数を高くすると０ＭＯ８，ＴＴ
Ｌ等の回路素子では対応できなくなり高速で動作する回
路素子を用いてハードウェアを構成する必要が生じた。

そのため、ハードウェアの規模が拡大し、複雑化すると
いう欠点が生じた。

本発明は、上記に鑑みてなされたもので、その目的とし
ては、簡単なハードウェア構成で種々の形状のカーソル
を高速で表示できるカーソル制御＠同を提供することを
目的とする。

［発明の構成］ （問題点を解決するための手段） 上記目的を達成するため、本発明は画像情報とカーソル
とを表示する表示手段と、前記カーソルの形状に関する
データを有したカーソルデータを記憶する第１の記憶手
段と、この第１の記憶手段に記憶されたカーソルデータ
を基にカーソルの位置をｔｉ！Ｉ　ＩＩするＩＩＩ　１
１１手段と、このｉｉＱ御手段からの出力データを一時
的に記憶する第２の記憶手段と、この第２の記憶手段か
ら出力されたカーソルデータと前記画像情報に基く表示
データとの演算を行なう演算手段とを有して構成した。

（作用） 本発明におけるカーソル制御装置においては、第１の記
憶手段から読出されたカーソルデータを基に、１１１１
０１１手段を用いて例えば表示手段であるディスプレイ
画面上におけるカーソルの位置等のυＩ御を行ない、こ
のカーソルの位置に関するデータ等を含むカーソルデー
タを一時的に第２の記憶手段に記憶した優、演算手段を
用いて画像情報に基く表示データとの演算を行なうこと
によって画像情報に暴く画像上に表示されたカーソルの
状態をυ制御することができる。

（実施例） 以下、図面を用いて本実施例の一実施例を説明する。

第１図は、本実施例に係るカーソル制御装置の概略の構
成を示すブロック図である。このカーソル制御装置は、
画像情報を記憶するビットマツプメモリ１、ディスプレ
イの同期信号や表示アドレスを発生ずる表示制御部（以
下ＣＲＴＣと略す）３、ＣＲＴ　Ｃ’３からの表示アド
レスとビットマツプメモリ１のリードモディファイライ
ト用アドレスとの選択を行ｔ５うセレクタ２、カーソル
の表示位置をセットするレジスタ８Ａ、カーソルの表示
位置とＣＲＴＣ３からの表示アドレスとの比較を行ない
、等しい場合に信号を出力する比較器９、カーソルの種
類を選択するレジスタ８Ｂ、カーソルのデータを格納し
記憶する記憶手段であるカーソルレジスタ７、カーソル
レジスタ７から出力されるデータのシフト処理を行い、
カーソルの位置合けを行なうデータシフト部６、カーソ
ルデータの中のＡＮＤデータを１ライン分記憶づるＡＮ
Ｄデータバッファ５Ａ、ＸＯＲデータを１ライン分記憶
するＸＯＲデータバッファ５Ｘ１ビツトマツプメモリ１
から出力される表示データとＡＮＤデータバッファ５　
Ａ　ａ３よびＸＯＲデータバッファ５Ｘに格納されたカ
ーソルデータとの間で論理演算を行いカーソルを含んだ
表示データを出力する演ｖ１、この演算部４から出力さ
れる複数ビットのパラレルデータを１ビット単位のデー
タとして同期してディスプレイ２１に送るシフトレジス
タ１１、シフトレジスタ１１より出力された画像データ
を表示するティスプレィ２１、口のカーソル制御２Ｉ！
装置全体のタイミングをコントロールするタイミングコ
ン１−ローラ１０より構成される。

次に、本実施例の信号の流れに従って、各構成部の作用
を説明する。

ビットマツプメモリ１はデュアルポートとなっており、
表示データ出力用のボートとリード、ライ１〜用のボー
トがある。ここで、ビットマツプメモリ１内のデータの
読み出しおよび書き換えは３２ビツトパラレルのリード
ライトボートより行われ、その時のアドレスはＣＰＵ等
からセレクタ２を介（）てビットマツプメモリ１に入力
される。一方、表示データはＣＲＴＣ３から出力される
表示アドレスを水平同期期間にセレクタ２を介してビッ
トマツプメモリ１に入力し、１ライン分の表示データを
ビットマツプメモリ１内のシフトレジスタにロードし、
クロックに同期して１６ビツトパラレルのデータとして
演算部４へ入力する。この１６ビツトの表示データは演
算部４においてＡＮＤデータバッフ７５ＡおよびＸＯＲ
データバッファ５Ｘから出力されたカーソルデータと演
算を行い、演算された結果はシフトレジスタ１１におい
てパラレル／シリアル変換されディスプレイ２１に表示
される。

次に、カーソルの表示方法について説明する。

カーソルレジスタ７に記憶されているカーソルデータは
、第２図（ａ）に示すようにＡＮＤデータ、ＸＯＲデー
タそれぞれ３２Ｘ３２ビツトで構成され、この粗み合せ
によりカーソルを構成する。このどき、ＡＮＤデータバ
ッファ５Ａ、ＸＯＲデータバッファ５Ｘは、この３２Ｘ
３２ビツトのデータのうち、Ｘラインの３２ビツトのデ
ータをデータシフト部６においてシフト処理を行い、ビ
ットマツプメモリ１から出力される１６ビツトのデータ
内で位置合せをした結果をそれぞれ格納している。ただ
し、カーソルデータは表示時のＸ、Ｙ。

それぞ１／２のデータで構成し、表示時に２倍に拡大す
るため、表示データ１０バイト（８０ビツト）に対して
５バイト（４０ビツト）のカーソルデータ″ｒ−構成さ
れる。これを第２図（ｂ）に示す。

ここで、現在、ＡＮＤデータバッファ５Ａ、ＸＯＲデー
タバッファ５Ｘにはそれぞれ、５バイトのカーソルデー
タが格納されているものとする。

ＣＲＴＣ３より出力される表示アドレスと、あらかじめ
、ＣＰ　ｔＪ等からセットされたレジスタ８Ａのカーソ
ル表示アドレスとの比較を比較器９において行い、Ｘ方
向のカーソル表示タイミング信号（ＸＣ８Ｒ）　、Ｙ方
向のカーソル表示タイミング信号（ＹＣ８Ｒ）を出力す
る。この時のカーソルの表示状態を第３図に示す。ここ
で、カーソルレジスタ７に記憶されたカーソルデータは
、Ｘ、Ｙそれぞれ３２Ｘ３２ビツトで構成されているが
、表示時に２倍に拡大されて６４Ｘ６４ビツトの大きさ
となっている。また、カーソルの表示位置は２ドツト単
位で制御でき、Ｘ方向のカーソル表示タイミング信号（
ＸＣ８Ｒ）は、表示データの出力ピット数が１６ビツト
単位となっているため、５ワード（８０ビツト）の長さ
となっている。

第４図は水平同期信号（Ｈ８ＹＮＣ）とカーソル表示タ
イミング信Ｍ　（Ｃ８ＲＥＮＯ）とＸ方向のカーソル表
示タイミング信号（ＸＣ８Ｒ）、Ｙ方向のカーソル表示
タイミング信号（ＹＣ８Ｒ）の関係を表すタイミングチ
ャートを示す。

本実施例では、ディスプレイ２１はインタレースを行っ
ているものとし、そのため、Ｘ方向のカーソル表示タイ
ミング信号（ＹＣ８Ｒ）がイネーブルの期間には、Ｘ方
向のカーソル表示タイミング信号（ＸＣ８Ｒ）が３２回
イネーブルとなり、したがって、２フイールド（１フレ
ーム）でＹ方向６４ドツトのカーソルを構成する。

次に、カーソルＡＮＤデータとカーソルＸＯＲデータの
読み出しタイミングについては、第５図に示すように、
ＡＮＤデータバッファ５Ａ、ＸＯＲデータバッファ５ｘ
にバッファアドレス（ＢＦＡＤＯ−ＢＦＡＤ２）および
、リードイネーブル信号（ＡＮＤＲＤＯｌＸＯＲＲＤＯ
＞を考え、１６ビツトの表示データ（００００〜００１
５）の出力と同期をとってＡＮＤデータ（ＡＮＤＭＫＯ
〜ＡＮＤＭＫ７）、ＸＯＲデータ（ＸＯＲＭＫＯ〜ＸＯ
ＲＭＫ７）をそれぞれ８ビット単位で出力する。

これらの信号は演算部４に入力され、演算処理を行い、
さらに、シフトレジスタ１１において、パラレル〜シリ
アル変換されディスプレイ２１に表示される。ここで、
演算部４は第６図に示すように構成される。すなわち、
表示イネーブル信号（ＤＳＥＮｌ）がイネーブル状態の
時のみ、ディスプレイ２１に表示され、カーソル表示タ
イミング信号（Ｃ３ＲＥＮＯ）がディスエーブルの時は
表示データ（００００〜ＤＤ１５）がそのまま表示され
、カーソル表示タイミング信号（Ｃ８ＲＥＮＯ）がイネ
ーブルのときは、表示データ（ＤＤｏｏ−ＤＯｌ５）と
ＡＮＤデータ（、ＡＮＤＭＫＯ〜ＡＮＤＭＫ７）　、Ｘ
ＯＲデータ（ＸＯＲＭＫＯ〜ＸＯＲＭＫ７）の演算結果
、すなわち、カーソルが表示される。ここで、ＣＰＵは
１６ビツトの表示データ（００００−ＤＤＩ　５）の出
力のタイミングをとるクロック信号であり、表示データ
（ＤＤＯＯ−ＤＯｌ　５）２ビツトに対して同一のＡＮ
Ｄデー（ＡＮＤＭＫＯ〜ＡＮＤＭＫ７）、ＸＯＲデー’
）（ＸＯＲＭＫＯ〜ＸＯＲＭＫ７）を用いることにより
、カーソルデータの２倍拡大表示を行っている。

次に、ＡＮＤデータバッファ５Ａおよび、ＸＯＲデータ
バッファ５Ｘに格納するカーソルデータの生成方法につ
いて説明する。カーソルデータは３．２Ｘ３２ビツトの
ＡＮＤデタータおよびＸＯＲデータより構成され、カー
ソルレジスタ７にあらかじめ用意されている。これらカ
ーソルデータと表示との関係は、第７図に示すように、
４種類の出力状態を作ることができ、これにより、カー
ソルを構成する。

また、カーソルレジスタ７では、上位アドレス７ビツト
、すなわち、レジスタ８Ｂにより、カーソルを１２８種
類の中から選択することができる。

また、ＡＮＤデータとＸＯＲデータはＡＮＤ／ＸＯＲ信
号で切り換え、Ｘ方向、Ｙ方向のデータはカーソＡｚＸ
７ｔ’Ｌ／ス（ＲＸＡｌ　、ＲＸＡＯ）Ｊ３Ｊ：び、カ
ーソルＸアドレス（ＲＹＡ４〜ＲＹ△０）で切り換える
（第８図参照）。

第５図において、カーソル表示タイミング信号（Ｃ８Ｒ
ＥＮＯ）がイネーブル状態のとき、カーソルＸアドレス
（ＲＹＡ４〜ＲＹＡＯ）が、（ＲＹＡＤ−１）のカーソ
ルデータを表示していたとすると、カーソル表示後、カ
ーソルＸアドレス（ＲＸＡｌ、ＲＸＡＯ）は°０”、カ
ーソルＸアレスタ（ＲＹＡ４〜ＲＹＡＯ）は（ＲＹＡＤ
）となり、また、ＡＮＤ／ＸＯＲ信号はＡＮＤデータを
さして、次のラインのカーソルデータの最初の８ビツト
をカーソルレジスタ７より読み出す。カーソルレジスタ
７より読み出されたカーソルデータ（ＡＯ−Ａ７）は、
データシフト部６に入力され、カーソルの表示位置を示
すレジスタ８ＡのＸアドレス下位３ビツト（ＸＡ２〜Ａ
１）によりシフト処理が行われ、ＡＮＤデータバッファ
５Ａに８ビツトのデータが格納される。

以下、データシフト部６の構成を第９図に基いて説明す
る。このシフト部６は８ビツトのバレルシフタ６１と２
ｇの８ビットレジスタ６３．６５および、セレクタ６７
より構成される。

バレルシフタ６１はカーソル位置を示すアドレス（ＸＡ
２〜ＸＡＩ）によりシフト処理（ローテーション）を行
う回路であり、バレルシフトイネーブル信号（ＢＳＥＮ
Ｏ）とにより、第１０図に示す出力結果（ＢＯ〜Ｂ７）
を得る。このバレルシフタ６１により得られた結果（Ｂ
Ｏ〜８７）を同一のクロック（ＴＭＣＫ）により２段の
レジスタにラッチし、セレクタ６７により、第１１図に
示すごとく、１段目のレジスタ６３の出力（Ｃ０〜Ｃ７
）と２段目のレジスタ６５の出力（Ｄｏ〜Ｄ７）からカ
ーソルの表示Ｘアドレス（ＸＡ２〜ＸＡＯ）によりて選
択を行い出力結果（ＥＯ−Ｅ７）を得る。

次に、この処理を簡単な例を用いて説明する。

第１２図Ｇ〉に第９図におけるカーソルＹアドレス（Ｒ
Ｙ　Ａ　４〜ＲＹＡＯ）が（ＲＹＡＤ）のときのカーソ
ルＡＮＤデータを示す。

最初、カーソルレジスタ７からは（ＡＴＯ）のデータが
出ツノされているが、バレルシフトイネーブル信号（Ｂ
ＳＥＮＯ）がディスエイプルであるため、バレルシフタ
６１の出力（ＢＯ〜８７）はオール−１″となる。次に
、バレルシフトイネーブル信ｚ　（ＢＳＥＮＯ）がイネ
ーブルになると、カーソルの表示Ｘアドレス（ＸＡ２〜
ＸＡＯ）が３″であるので、バレルシフタ６１において
、３ビツト右にローティトを行い、第１２図■−２の結
果を得る。次のクロック第１２図（ｂ）−３において、
カーソルレジスタ７からは（ＡＴＩ）のデータが出力さ
れ、バレルシフタ６１において、３ビツト右にローティ
トされる。この時、１段目のレジスタ６３には（ＡＴＯ
）のカーソルデータをローティトされたデータが格納さ
れ、２段目のレジスタ６５にはその前の１段目のレジス
タ６３の出力オール゛１″が格納されている。したがっ
て、セレクタ６７では、左側３ビツトは２段目のレジス
タ６５の出力データを出力し、以下５ビツトには、１段
目のレジスタ６３のデータを出力する。

この時、ＡＮＤデータバッファ５Ａのアドレス（ＢＦＡ
Ｄ２〜ＢＦＡＤＯ）を０”とし、ＡＮＤデータバッフｙ
５Ａｉき込みクロック（ＡＮＤＷＴＯ）を入力すること
により、１番目のカーソルＸＯＲデータがＡＮＤデータ
バッファ５△に格納される。この動作を繰り返すことに
より、１ライン分のカーソルＡＮＤデータ（５バイト）
がＡＮＤデータバッファ５Ａに格納され、続いて、同様
にして、１ライン分のカーソルＸＯＲデータ（５バイト
）がＸＯＲデータバッファ５Ｘに格納される。この時の
ＡＮＤデータバッファ５Ａの内容を第１２図（Ｃ）に示
す。これより、カーソルＸ表示アドレスにより、カーソ
ルデータが右に３ビツトシフトし、カーソルの位置合せ
ができいていることがわかる。

以上のように、この処理により、カーソル表示後、次の
ラインのカーソルデータをバッファに用意しておくこと
により、つぎの水平同期信号で次の走査ラインにきたと
き、直ちにカーソルを表示することができる。なお、カ
ーソルの最終ラインの表示後、カーソルの先頭ラインの
データをバッファ５Ａ、５Ｘに格納しておくことにより
、次のフィールドにおいてカーソルの先頭ラインを表示
することができる。

以上説明したように本実施例によれば、カーソルのシフ
ト処理をバレルシフタと２個のレジスタとセレクタによ
り構成することにより、数十ビットものシフトレジスタ
によってカーソルデータのシフト処理回路を構成する必
要はなく、また、シフト侵のバッファを持つことにより
、このシフト回路がＡＮＤデータとＸＯＲデータに対し
て共有できるため回路規模を縮小することができ、さら
に、高周波数のビデオクロックのディスプレイに対して
も低周波数のクロックで回路構成できるため、低コスト
で小規模なカーソルｆ、ＩＩ御装置を提供することがで
きる。

［発明の効果］ 以上説明したように、本発明によれば、第１の記憶手段
にカーソルデータを記憶せしめ、このカーソルデータを
基にカーソルの位置等の制御を行なうようにしたので、
簡単なハードウェア構成で種々の形状のカーソルを高速
で表示できる等の効果を奏する。

【図面の簡単な説明】

第１図はカーソル制御装置の概略構成を示すブロック図
、第２図はカーソルデータを示す図、第３図はカーソル
をディスプレイに表示した状態を示す図、第４図は水平
同期信号とカーソルイネーブル信号との関係を表すタイ
ミングチャート、第５図はカーソルデータの表示および
シフト処理等を示すタイミングチャート、第６図は演算
部の詳細なブロック図、第７図はカーソルデータと表示
データとの潰砕結果を説明する図、第８図はカーソルレ
ジスタを示す図、第９図はシフト部の詳細なブロック図
、第１０図はバレルシフタの動作を示す図、第１１図は
セレクタの動作を示す図、第１２図はシフト部の動作説
明をする例、第１３図は従来のカーソル制ｍ＋装置を示
す図である。 １・・・ビットマツプメモリ　４・・・演算部５Ａ・・
・ＡＮＤデータバッファ ５Ｘ・・・ＸＯＲデータバッファ ６・・・シフト部　７・・・カーソルレジスタ２１・・
・ディスプレイ ｆｕ人弁理士三好保男 ＸＣＡＤＯ〜１ 第２区　（ａ）　　　　　笑２区　（ｂ）第３図 第６区 笑７０ 第８図 ＸＡＯ 第９　図 第１０凹 λ１２　Ｆ：１．　　（ａ） 第１２コ　（ｂ） 其１２図　（ｃ） 第１３図

Claims (3)

【特許請求の範囲】
1. （１）画像情報とカーソルとを表示する表示手段と、前
   記カーソルの形状に関するデータを有したカーソルデー
   タを記憶する第１の記憶手段と、この第１の記憶手段に
   記憶されたカーソルデータを基にカーソルの位置を制御
   する制御手段と、この制御手段からの出力データを一時
   的に記憶する第２の記憶手段と、 この第２の記憶手段から出力されたカーソルデータと前
   記画像情報に基く表示データとの演算を行なう演算手段
   と、 を有することを特徴とするカーソル制御装置。
2. （２）前記第２の記憶手段は、２つの第２の記憶部によ
   り構成され、それぞれがカーソルデータの１ライン分の
   データを一時記憶することを特徴とする特許請求の範囲
   第１項に記載のカーソル制御装置。
3. （３）前記第２の記憶手段は、２つの第２の記憶部によ
   り構成され、この２つの第２の記憶部はそれぞれ時分割
   でカーソルデータの記憶を行なうことを特徴とする特許
   請求の範囲第１項に記載のカーソル制御装置。