JPS63269825A - 入出力回路 - Google Patents

入出力回路

Info

Publication number
JPS63269825A
JPS63269825A JP62105827A JP10582787A JPS63269825A JP S63269825 A JPS63269825 A JP S63269825A JP 62105827 A JP62105827 A JP 62105827A JP 10582787 A JP10582787 A JP 10582787A JP S63269825 A JPS63269825 A JP S63269825A
Authority
JP
Japan
Prior art keywords
output
inverter
circuit
stage inverter
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP62105827A
Other languages
English (en)
Inventor
Yutaka Wabuka
裕 和深
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP62105827A priority Critical patent/JPS63269825A/ja
Publication of JPS63269825A publication Critical patent/JPS63269825A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Logic Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野コ 本発明は入出力回路に係り、特に入力バッファ回路の出
力で複数の出力バッファ回路を制御する入出力回路に関
する。
[従来の技術] 第3図は従来の入力バッファ回路と該入力バッファ回路
の出力信号により制御される出力バッファ回路との構成
を示す電気回路図である。
図に於て、入力信号の供給される入力端子11はインバ
ータ12.13て構成される入カパツファ回路で2度反
転されて複数の出力バッファ回路14に制御信号として
供給される。即ち、第4図に示されているように、外部
から供給される入力は号が低レベルになるとインバータ
13の出力も低レベルになるので、このインバータ13
の出力信号の反転信号を一方の入力とする出力バッファ
回路14のナンド回路はその他方の入力に供給される信
号に応答してその出力を切り替え、出力バッファ回路1
4のノア回路はインバータ13の出力を直接一方の入力
としているので、インバータ13が低レベルを出力して
いる間は他方の入力に供給される信号に応答してその出
力を切り替える。
その結果、出力バッファ14の出力インバータはナンド
回路とノア回路とにより相補的に切り替えられて第4図
に示されているように出力信号を出力する。
[発明が解決しようとする問題点] 上記構成に係る従来の入出力回路が集積回路として他の
回路と共に単一の基板上に集積されていると、複数の出
力バッファが同時的に出力を反転することがあり、その
負荷容量が同時的に充放電されると、集積回路の内部接
地線または電源線に大電流が流れ、第4図に示されてい
るように接地線または電源線のレベルが大きく変動する
。この接地線または電源線のレベル変動の影響で入力信
号11が変動すると、インバータ12の出力、更にイン
バータ13の出力が反転し、このインバータ13の出力
信号が供給されている他の回路が誤動作を起こすという
問題点があった。
従って、本発明の目的は接地線または電源線のレベル変
動の影響を受けない入力バッファ回路を提供することで
ある。
[問題点を解決するための手段] 本発明は、入力信号が供給される入力バッファと、該入
力バッファの出力で制御される複数の出力バッファとを
備えた入出力回路において、上記入力バッファは、入力
信号を反転させる初段インバータと、該初段インバータ
の出力を通過、または遮断する通過制御トランジスタと
、該通過制御トランジスタの出力を反転させる次段イン
バータと、次段インバータの出力の立ち上がり時または
立ち下がり時にワンショットパルスを発生させ、該ワン
ショットパルスを上記通過トランジスタのゲートに供給
して通過制御トランジスタを遮断させるワンショットパ
ルス発生回路とを有することを特徴としている。
[発明の作用コ 上記構成に係る入出力回路では、入力信号が初段インバ
ータと次段インバータとて2回反転されて出力バッファ
に供給される。また、次段インバータの出力の立ち上が
り、または立ち下がり時にワンショットパルス発生回路
はワンショットパルスを通過制御トランジスタに供給し
て、通過制御トランジスタを一定時間たけ遮断する。従
って、出力バッファがデータを出力する間に接地線、ま
たは電源線のレベルが変動しても次段インバータは出力
レベルを変化させることがない。
[実施例] 以下、本発明の実施例を図面を参照して説明する。
第1図は本発明の第1実施例の構成を示す電気回路図で
ある。第1図において、1は入力信号が印可される入力
端子であり、この入力端子1は初段インバータ2に接続
されている。初段インバータ2と次段インバータ3との
間にはnチャンネル型通過制御トランジスタ7が介在さ
れており、次段インバータ3の出力は複数の出力バッフ
ァ4とワンショットパルス発生回路6とに供給されてい
る。
ワンショットパルス発生回路6はノア回路31を有して
おり、ノア回路31の一方の入力には次段インバータ3
の出力が直接に、他方の入力にはインバータ32で反転
された次段インバータ回路3の反転出力がそれぞれ供給
される。また、インバータ回路32の出力と接地端子と
の間にはコンデンサ33が配設されており、ノア回路3
1の出力はインバータ34を介して上記通過制御トラン
ジスタ7のゲートに供給されている。従って、ワンショ
ットパルス発生回路6は次段インバータ回路3の出力の
立ち下がり時に低レベルのワンショットパルスを通過制
御トランジスタ7のゲートに供給する。
次に、上記構成に係る入出力回路の動作を第2図に示さ
れた波形図を参照しつつ説明する。
まず、入力端子1に供給される入力信号が高レベルから
低レベルに移行すると、初段インバータ2の出力は低レ
ベルから高レベルに移行しする。
入力信号が高レベルの間は次段インバータ3も高レベル
を出力しており、ノア回路31には高レベル信号と低レ
ベル信号とが供給されているので、ノア回路31の出力
は低レベルであり、その反転信号は高レベルになってい
る。従って、通過制御トランジスタ7はオン状態である
。その結果、初段インバータ2の高レベル出力は通過制
御トランジスタ7を通過して次段インバータ3に供給さ
れ、次段インバータ3はその出力を高レベルから低レベ
ルに移行させる。この次段インバータ3の低レベル出力
はインバータ32により反転されてコンデンサ33の充
電に供される。しかしながら、次段インバータ3の出力
はノア回路31の一方の入力に直接供給されているので
、ノア回路310両方の入力にはコンデンサ33が充電
されるまでの間、低レベル信号が供給され、ノア回路3
1は高レベル信号を出力する。その結果、通過制御トラ
ンジスタにはコンデンサが充電されるまでの間インバー
タ34から低レベル信号が供給され、通過制御トランジ
スタ7は非導通状態になる。
しかしながら、次段インバータ3は低レベル出力を出力
バッファ4に供給し続けるので、通過制御トランジスタ
7が非導通状態を維持している間に出力バッファ4はデ
ータの出力を完了する。従って、出力バッファ4のデー
タ出力時に接地線または電源線にレベル変動があっても
通過制御トランジスタ7が非導通状態なので、次段イン
バータ3の出力は変動しない。
続いて、本発明の第2実施例を説明する。第5図は第2
実施例の構成を示す電気回路図であり、21は入力信号
の供給される入力端子を、22は初段インバータを、2
3は次段インバータを、24は出力バッファを、26は
ワンショットパルス発生回路を、27は通過制御トラン
ジスタをそれぞれ示している。
第2実施例が第1実施例と異なる点はワンショットパル
ス発生回路26をナンド回路28とインバータ29とコ
ンデンサ30とて構成したことであり、第6図に示され
ているように、ワンショットパルス発生回路26は次段
インバータ回路23の出力が立ち上がったとき、一定時
間だけ低レベルの出力を通過制御トランジスタ27のゲ
ートに供給する。従って、次段インバータ23の出力が
高レベルの間に出力バッファ4はデータを出力し、次段
インバータ23の出力はその間に発生する接地線または
電源線の変動に影響されない。
[発明の効果コ 以上説明してきたよううに、本発明によれば、出力バッ
ファがデータを出力する間は通過制御トランジスタが次
段インバータの入力を遮断するので、次段インバータの
出力は電源線または接地線のレベル変動の影響を受ける
ことがなく、誤動作を防止することができる。
【図面の簡単な説明】
第1図は本発明の構成を示すその電気回路図、第2図は
第1図に示された第1実施例の主要信号の波形を示すそ
の波形図、 第3図は従来の入出力回路を示すその電気回路図、 第4図は第3図に示された従来例の主要信号の波形を示
すその波形図、 第5図は本発明の第2実施例の構成を示すその電気回路
図、 第6図は第2実施例の主要信号の波形を示すその波形図
である。 1.21・・・・・・入力端子、 2.22・・・・・・初段インバータ、3.23・・・
・・・次段インバータ、4.24・・・・・・出力バッ
ファ、 6.26・・・・・・ワンショットパルス発生回路、 7.27・・・・・・通過制御トランジスタ、28・・
・・・・・・ナンド回路、 29.32.34・・インバータ、 30.33・・・・・コンデンサ、 31・・・・・・・・ノア回路。

Claims (1)

  1. 【特許請求の範囲】 入力信号が供給される入力バッファと、該入力バッファ
    の出力で制御される複数の出力バッファとを備えた入出
    力回路において、 上記入力バッファは、 入力信号を反転させる初段インバータと、 該初段インバータの出力を通過、または遮断する通過制
    御トランジスタと、 該通過制御トランジスタの出力を反転させる次段インバ
    ータと、 次段インバータの出力の立ち上がり時または立ち下がり
    時にワンショットパルスを発生させ、該ワンショットパ
    ルスを上記通過トランジスタのゲートに供給して該通過
    制御トランジスタを遮断させるワンショットパルス発生
    回路とを有することを特徴とする入出力回路。
JP62105827A 1987-04-28 1987-04-28 入出力回路 Pending JPS63269825A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP62105827A JPS63269825A (ja) 1987-04-28 1987-04-28 入出力回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62105827A JPS63269825A (ja) 1987-04-28 1987-04-28 入出力回路

Publications (1)

Publication Number Publication Date
JPS63269825A true JPS63269825A (ja) 1988-11-08

Family

ID=14417887

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62105827A Pending JPS63269825A (ja) 1987-04-28 1987-04-28 入出力回路

Country Status (1)

Country Link
JP (1) JPS63269825A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0247918A (ja) * 1988-08-08 1990-02-16 Fujitsu Ltd バッファ回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0247918A (ja) * 1988-08-08 1990-02-16 Fujitsu Ltd バッファ回路

Similar Documents

Publication Publication Date Title
KR100231091B1 (ko) 레벨 시프터 회로
US4894560A (en) Dual-slope waveform generation circuit
US6211709B1 (en) Pulse generating apparatus
US4622479A (en) Bootstrapped driver circuit for high speed applications
JP2770969B2 (ja) 保持回路
CN109818411B (zh) 一种适用于电源突变的电源开关电路、芯片及供电系统
KR970076800A (ko) 승압회로 및 그 구동방법
US5767696A (en) Tri-state devices having exclusive gate output control
JPH02146815A (ja) 半導体集積回路の入力回路
JPS63269825A (ja) 入出力回路
EP0403047B1 (en) A frequency divider circuit
JPS61262827A (ja) 半導体集積回路装置
JPS61287315A (ja) 半導体集積回路
JPH0351334B2 (ja)
JPH0353715A (ja) 出力バッファ回路
JPH05304462A (ja) レベル変換器
KR0146814B1 (ko) 리세트 회로
JPH0962373A (ja) 定電圧装置
JP2600481B2 (ja) 半導体集積回路
JP2674871B2 (ja) デコーダ回路
KR930006135Y1 (ko) 펄스 발생회로
KR100223668B1 (ko) 반도체 메모리 장치
JPS5937897B2 (ja) 選択ゲ−ト回路
JPS6298912A (ja) 半導体装置
KR100276568B1 (ko) 파워업 리셋 회로