JPS63266829A - プラズマｃｖｄ膜の形成方法 - Google Patents
プラズマｃｖｄ膜の形成方法Info
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Landscapes
- Formation Of Insulating Films (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、プラズマＣＶＤ膜の形成方法に係り、特に被
処理面上に凹凸段差を有する基板上にＣＶＤ膜を形成す
るに当り、ＣＶＤ表面を高速に平坦化させるに好適なＣ
ＶＤ膜の形成方法に係る。
処理面上に凹凸段差を有する基板上にＣＶＤ膜を形成す
るに当り、ＣＶＤ表面を高速に平坦化させるに好適なＣ
ＶＤ膜の形成方法に係る。
従来のＣＶＤ膜の形成方法は、特開昭５９−１６３２６
号に記載のようにプラズマＣＶＤとスパッタリング法を
重畳する方法や、特開昭５５−３６９８０号等に記載さ
れているように堆積用反応ガスとエツチングガスを混合
して堆積する方法があった。
号に記載のようにプラズマＣＶＤとスパッタリング法を
重畳する方法や、特開昭５５−３６９８０号等に記載さ
れているように堆積用反応ガスとエツチングガスを混合
して堆積する方法があった。
なお、この種の方法としては特開昭５８−５６３２５号
、特開昭５７−５６９４８号等が挙げられる。
、特開昭５７−５６９４８号等が挙げられる。
上記従来技術では、ＣＶＤ膜の堆積形状の被処理面上に
有する凹凸段差形状依存性について配慮がなされておら
ず、同一被処理面上で堆積形状に差異が生じることや、
エツチング（あるいはスパッタエツチング）が過剰とな
り堆積速度の低下や素子表面のダメージを招くと言った
点で問題かあつた。
有する凹凸段差形状依存性について配慮がなされておら
ず、同一被処理面上で堆積形状に差異が生じることや、
エツチング（あるいはスパッタエツチング）が過剰とな
り堆積速度の低下や素子表面のダメージを招くと言った
点で問題かあつた。
本発明の目的は、表面に凹凸段差を有する被処理面にお
いても高速で且つ均質な平坦ＣＶＤ膜が形成可能なＣＶ
Ｄ膜の形成方法を提供することにある。
いても高速で且つ均質な平坦ＣＶＤ膜が形成可能なＣＶ
Ｄ膜の形成方法を提供することにある。
上記目的は、被処理面上に有する凹凸段差パターンの幅
及び高さに見合った堆積条件とエツチング（あるいはス
パッタエツチング）条件を組み合せてこれを繰り返すこ
とにより、達成される。
及び高さに見合った堆積条件とエツチング（あるいはス
パッタエツチング）条件を組み合せてこれを繰り返すこ
とにより、達成される。
第４図にＣＶＤ膜の堆積及びエツチングの形成過程を模
式的に示し詳述する。先ず（、）はシリコン板等から成
る基板１上の第１絶縁膜２の上に形成した例えばＡＱ、
等の第１配線層３によってできる表面段差上にμ波プラ
ズマＣＶＤ膜４を一定厚さ堆積し、次にＡｒ等のスパッ
タ効率の大きいガス中で高周波電界（ＲＦ）を印加して
スパッタエツチングを行う。この場合図に示すように平
坦部においてもエツチングされるがスパッタリング効果
は段差肩部や突起部でより効果が大きいためエッチ量が
多い。このため（ｂ）で示すように第１配線層３上や配
線層肩部５がより多くエツチングされる。その後再びμ
波プラズマＣＶＤ膜４を積み重ね（Ｃ）、再びスパッタ
エツチングするといった作業を繰り返すことにより、（
ｄ）に示すような表面が平坦なＣＶＤ膜４が形成される
。通常この平坦化されたＣＶ’Ｄ膜４上に第２の配線層
等を形成し、多層配線構造体を形成している。
式的に示し詳述する。先ず（、）はシリコン板等から成
る基板１上の第１絶縁膜２の上に形成した例えばＡＱ、
等の第１配線層３によってできる表面段差上にμ波プラ
ズマＣＶＤ膜４を一定厚さ堆積し、次にＡｒ等のスパッ
タ効率の大きいガス中で高周波電界（ＲＦ）を印加して
スパッタエツチングを行う。この場合図に示すように平
坦部においてもエツチングされるがスパッタリング効果
は段差肩部や突起部でより効果が大きいためエッチ量が
多い。このため（ｂ）で示すように第１配線層３上や配
線層肩部５がより多くエツチングされる。その後再びμ
波プラズマＣＶＤ膜４を積み重ね（Ｃ）、再びスパッタ
エツチングするといった作業を繰り返すことにより、（
ｄ）に示すような表面が平坦なＣＶＤ膜４が形成される
。通常この平坦化されたＣＶ’Ｄ膜４上に第２の配線層
等を形成し、多層配線構造体を形成している。
以上の説明で明らかなようにスパッタエツチング量が多
すぎると平坦部においてもエツチングされてしまうため
に堆積速度が小さくなる問題がある。
すぎると平坦部においてもエツチングされてしまうため
に堆積速度が小さくなる問題がある。
また、図から明らかなように第１配線層３の幅が狭いほ
ど両肩部５の間隔が狭くなることから早く平坦化される
こともわかる。従ってスパッタエツチング量は同一基板
上に混在する段差パターン幅に見合って制御することに
より、堆積速度の向上を図ることができる。
ど両肩部５の間隔が狭くなることから早く平坦化される
こともわかる。従ってスパッタエツチング量は同一基板
上に混在する段差パターン幅に見合って制御することに
より、堆積速度の向上を図ることができる。
通常、半導体基板の製造工程等を例にとるとパターン幅
は各工程で設計ルールにより統一されているが前記した
ように同一基板上には複数の段差パターンがあり、狭い
パターン幅はど早く平坦化され広いパターンの平坦化が
遅くなる。従って細いパターンが平坦化されるに従って
スパッタエツチング量を小さくするような制御をすべき
である。
は各工程で設計ルールにより統一されているが前記した
ように同一基板上には複数の段差パターンがあり、狭い
パターン幅はど早く平坦化され広いパターンの平坦化が
遅くなる。従って細いパターンが平坦化されるに従って
スパッタエツチング量を小さくするような制御をすべき
である。
以下、本発明の一実施例を第１図及び第２図において説
明する。
明する。
第１図は高周波電界の印加方法を示しており、縦軸を高
周波電界ＲＦを示し、横軸は印加時間ｔである。ただし
時刻ｔの間は常に堆積に必要な反応ガス例えばＳｉＯ２
膜を堆積する場合は５ｉＨａ等のガスを流しておきμ波
プラズマによるＣＶＤ膜を堆積している。第１図上部に
堆積用ガスＳｉＨ４とエツチング用ガスＡｒの流すシー
ケンスを示した。従って、ＲＦ＝Ｏの場合はスパッタエ
ツチングのための例えばＡｒ等のガスは止めておき（ｔ
ｌ、ｔｚ）、ＲＦを印加中（ｔｚ。
周波電界ＲＦを示し、横軸は印加時間ｔである。ただし
時刻ｔの間は常に堆積に必要な反応ガス例えばＳｉＯ２
膜を堆積する場合は５ｉＨａ等のガスを流しておきμ波
プラズマによるＣＶＤ膜を堆積している。第１図上部に
堆積用ガスＳｉＨ４とエツチング用ガスＡｒの流すシー
ケンスを示した。従って、ＲＦ＝Ｏの場合はスパッタエ
ツチングのための例えばＡｒ等のガスは止めておき（ｔ
ｌ、ｔｚ）、ＲＦを印加中（ｔｚ。
ｔｓ 、 ｔａ ）のみＡｒ等を流すことにより、堆積
とエツチングを行うことができる。
とエツチングを行うことができる。
一方、エツチング量は常に同一量のエツチングをしてい
ると堆積速度が小さいままとなるのでスルーブツトが悪
い。このため時間の経過に従ってＲＦの印加時間を徐々
に小さくしている。
ると堆積速度が小さいままとなるのでスルーブツトが悪
い。このため時間の経過に従ってＲＦの印加時間を徐々
に小さくしている。
さらに前述したように段差パターン幅の大きさによって
堆積後の形状が異なることから、パターン幅が大きい場
合はＲＦの印加時間を長くシ、パターン幅の小さい工程
では印加時間を短くすればよい。第２図にその１例を示
す。２図において縦軸は高周波電力量（第１図における
ＲＦのｔに対する積分値と等価）を示す。Ｌｌはμ波プ
ラズマＣＶＤ膜の表面が第４図（ｄ）に示すように平坦
化できる基板表面の段差パターン幅が２．０μｍの時の
電力量印加曲線である。同様にしてＬｌは基板表面のパ
ターン幅が１．３μｍ、 Ｌａは１．０μｍの場合に効
率よく平坦化できる電力量印加曲線を示している。本発
明者等の実験によると０．８μｍ深さで１．３μｍと１
．０μｍのパターン幅を有する基板上に３５０ＷのＲＦ
を印加した場合、従来の連続スパッタリングでは平坦化
に２０分要したのに対し、本発明による断続的に且つ時
間に逆比例させてスパッタリング量を小さくする方法に
よると約１２分で平坦化が終了した。さらにＲＦ印加の
代りに直流電界を印加した場合、基板に一５００Ｖ印加
した時に前記と同様の結果が得られた。
堆積後の形状が異なることから、パターン幅が大きい場
合はＲＦの印加時間を長くシ、パターン幅の小さい工程
では印加時間を短くすればよい。第２図にその１例を示
す。２図において縦軸は高周波電力量（第１図における
ＲＦのｔに対する積分値と等価）を示す。Ｌｌはμ波プ
ラズマＣＶＤ膜の表面が第４図（ｄ）に示すように平坦
化できる基板表面の段差パターン幅が２．０μｍの時の
電力量印加曲線である。同様にしてＬｌは基板表面のパ
ターン幅が１．３μｍ、 Ｌａは１．０μｍの場合に効
率よく平坦化できる電力量印加曲線を示している。本発
明者等の実験によると０．８μｍ深さで１．３μｍと１
．０μｍのパターン幅を有する基板上に３５０ＷのＲＦ
を印加した場合、従来の連続スパッタリングでは平坦化
に２０分要したのに対し、本発明による断続的に且つ時
間に逆比例させてスパッタリング量を小さくする方法に
よると約１２分で平坦化が終了した。さらにＲＦ印加の
代りに直流電界を印加した場合、基板に一５００Ｖ印加
した時に前記と同様の結果が得られた。
これまでの説明から明らかなように、本実施例によれば
堆積時間の経過と共にエツチング量を小さく（ＲＦ値を
小さく）制御するので必要以上にエツチングすることが
ないことから従来に比べ約１．７ という高速の平坦化
堆積ＣＶＤ膜が得られる。
堆積時間の経過と共にエツチング量を小さく（ＲＦ値を
小さく）制御するので必要以上にエツチングすることが
ないことから従来に比べ約１．７ という高速の平坦化
堆積ＣＶＤ膜が得られる。
また、被処理基板表面段差パターン幅の寸法に応じた最
適のスパッタエツチングを行うことができるので異なる
各種の工程におけるＣＶＤ膜においても常に同一の膜質
をもった平坦化ＣＶＤ膜を得ることができる。
適のスパッタエツチングを行うことができるので異なる
各種の工程におけるＣＶＤ膜においても常に同一の膜質
をもった平坦化ＣＶＤ膜を得ることができる。
〔他の実施例１〕
第３図は本発明による他の実施例を示す。第１図がＲＦ
値を一定にしてエツチング時間を徐々に少なくしている
のに対し、本実施例ではエツチング時間を常に一定とし
、ＲＦ値を徐々に小さくしている。
値を一定にしてエツチング時間を徐々に少なくしている
のに対し、本実施例ではエツチング時間を常に一定とし
、ＲＦ値を徐々に小さくしている。
〔他の実施例２〕
これまでの実施例ではエツチングをスパッタリングによ
るエツチングとしてきたが、第１図及至第３図における
スパッタエツチングに相当する部分を例えばＣＦａ等の
反応性エツチングガスの混入によるエツチングとする。
るエツチングとしてきたが、第１図及至第３図における
スパッタエツチングに相当する部分を例えばＣＦａ等の
反応性エツチングガスの混入によるエツチングとする。
〔他の実施例３〕
本発明による他の実施例１及び実施例２におけるＲＦの
印加は鋸歯状パルスによる方法で説明したが連続印加を
行い、時間ｔの経過と共に徐々にＲＦ値をなだらかに小
さくしても同様の効果が得られる。
印加は鋸歯状パルスによる方法で説明したが連続印加を
行い、時間ｔの経過と共に徐々にＲＦ値をなだらかに小
さくしても同様の効果が得られる。
本発明によれば被処理面上の段差パターン幅の大きさに
応じて効率よく平坦化が可能となるのでスループットの
向上や必要以」二の電力量の消費も防ぐことができる結
果、被処理基板の製造コストの低減が可能となる。また
、必要以」二のスパッタエツチングを防ぐことができる
ことから被処理基板へのスパッタダメージの低減を図る
ことができることから歩留りの向上も期待できよう。
応じて効率よく平坦化が可能となるのでスループットの
向上や必要以」二の電力量の消費も防ぐことができる結
果、被処理基板の製造コストの低減が可能となる。また
、必要以」二のスパッタエツチングを防ぐことができる
ことから被処理基板へのスパッタダメージの低減を図る
ことができることから歩留りの向上も期待できよう。
なお、これまで本発明では説明の便宜上μ波プラズマに
よるＣＶＤ膜の形成について述べてきたがμ波に限るこ
となく、プラズマ発生可能なあらゆる装置において適用
できよう。
よるＣＶＤ膜の形成について述べてきたがμ波に限るこ
となく、プラズマ発生可能なあらゆる装置において適用
できよう。
第１図は本発明の一実施例を示す高周波電力印加曲線及
び反応ガスのシーケンスを示す図、第２図は被処理基板
上のパターン寸法に応じた電力印加曲線図、第３図は第
１図における他の実施例を示す図、第４図はμ波プラズ
マＣＶＤ膜の堆積とエツチングの形成過程を示す模式図
である。 １・・・基板、２・・・第１絶縁膜、３・・・第１配線
層、４・・・ＣＶＤ膜、５・・肩部。
び反応ガスのシーケンスを示す図、第２図は被処理基板
上のパターン寸法に応じた電力印加曲線図、第３図は第
１図における他の実施例を示す図、第４図はμ波プラズ
マＣＶＤ膜の堆積とエツチングの形成過程を示す模式図
である。 １・・・基板、２・・・第１絶縁膜、３・・・第１配線
層、４・・・ＣＶＤ膜、５・・肩部。
Claims (1)
- 【特許請求の範囲】 １、プラズマによるＣＶＤ膜の形成と方向性エッチング
を重畳させて、パターン段差を有する被処理基板上に堆
積膜を形成する平坦化ＣＶＤ膜の形成方法において、方
向性エッチング量をＣＶＤ膜堆積量に概略逆比例するよ
うに制御することを特徴とするプラズマＣＶＤ膜の形成
方法。 ２、方向性エッチング量の制御を断続的な電界印加方法
とすることを特徴とする特許請求の範囲第１項記載のプ
ラズマＣＶＤ膜の形成方法。 ３、方向性エッチング量の制御法として、被処理基板あ
るいは基板近傍への電界印加時間を制御することを特徴
とする特許請求の範囲第１項または第２項記載のプラズ
マＣＶＤ膜の形成方法。 ４、方向性エッチング量の制御法として高周波電力強度
あるいは直流電界強度を制御することを特徴とする特許
請求の範囲第１項または第２項記載のプラズマＣＶＤ膜
の形成方法。 ５、方向性エッチングを希ガス中における高周波電界あ
るいは直流電界印加により生じるスパッタエッチングと
することを特徴とする特許請求の範囲第１項または第４
項記載のプラズマ ＣＶＤ膜の形成方法。 ６、方向性エッチングをＣＶＤ膜形成用ガスイオンによ
るスパッタエッチングとすることを特徴とする特許請求
の範囲第１項または第４項記載のプラズマＣＶＤ膜の形
成方法。 ７、方向性エッチングを反応性イオンエッチングとする
ことを特徴とする特許請求の範囲第１項または第４項記
載のプラズマＣＶＤ膜の形成方法。 ８、方向性エッチングを行うに際して、等方性エッチン
グを生じさせる反応性ガスを混入することを特徴とする
特許請求の範囲第１項または第７項記載のプラズマＣＶ
Ｄ膜の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9984087A JPS63266829A (ja) | 1987-04-24 | 1987-04-24 | プラズマｃｖｄ膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9984087A JPS63266829A (ja) | 1987-04-24 | 1987-04-24 | プラズマｃｖｄ膜の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63266829A true JPS63266829A (ja) | 1988-11-02 |
Family
ID=14257996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9984087A Pending JPS63266829A (ja) | 1987-04-24 | 1987-04-24 | プラズマｃｖｄ膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63266829A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6417013B1 (en) | 1999-01-29 | 2002-07-09 | Plasma-Therm, Inc. | Morphed processing of semiconductor devices |
| JP2007281180A (ja) * | 2006-04-06 | 2007-10-25 | Fujifilm Corp | シリコン系絶縁膜の加工方法 |
| JP2015530743A (ja) * | 2012-08-17 | 2015-10-15 | シリシウム エナジー，インコーポレイテッド | 熱電デバイスを形成するためのシステム及び方法 |
| USD819627S1 (en) | 2016-11-11 | 2018-06-05 | Matrix Industries, Inc. | Thermoelectric smartwatch |
| US10003004B2 (en) | 2012-10-31 | 2018-06-19 | Matrix Industries, Inc. | Methods for forming thermoelectric elements |
| US10205080B2 (en) | 2012-01-17 | 2019-02-12 | Matrix Industries, Inc. | Systems and methods for forming thermoelectric devices |
| US10290796B2 (en) | 2016-05-03 | 2019-05-14 | Matrix Industries, Inc. | Thermoelectric devices and systems |
| US10644216B2 (en) | 2014-03-25 | 2020-05-05 | Matrix Industries, Inc. | Methods and devices for forming thermoelectric elements |
| US10749094B2 (en) | 2011-07-18 | 2020-08-18 | The Regents Of The University Of Michigan | Thermoelectric devices, systems and methods |
-
1987
- 1987-04-24 JP JP9984087A patent/JPS63266829A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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