KR101473190B1 - 반도체 소자의 갭필방법 - Google Patents

반도체 소자의 갭필방법 Download PDF

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박근오
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반원진
양재영
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Abstract

본 발명은 반도체 소자의 갭필방법에 관한 것으로서, 기판상에 형성된 금속배선 패턴에 박막을 증착하되, 상기 박막의 증착은 상기 패턴상에 제 1 증착율로 박막을 증착하는 제 1 증착단계와, 상기 패턴의 상부에 증착된 박막을 제 1 에칭율로 에칭하여 종횡비를 감소시키는 제 1 에칭단계와, 종횡비가 감소된 상기 패턴에 상기 제 1 증착율보다 높은 제 2 증착율로 박막을 증착하는 제 2 증착단계와, 상기 패턴의 상부에 증착된 박막을 상기 제 1 에칭율보다 높은 제 2 에칭율로 에칭하여 종횡비를 더욱 감소시키는 제 2 에칭단계와, 상기 패턴상에 제 2 증착율보다 높은 제 3 증착율로 박막을 증착하는 제 3 증착단계를 포함하여, 서로 다른 증착율과 서로 다른 에칭율을 갖는 복수의 단계로 구분되어 증착 및 에칭을 반복하고, 상기 증착율과 에칭율은 점차 증가하도록 변화되는 것을 특징으로 하며, 박막의 증착율과 에칭율을 복수의 단계로 조절하여 증착 및 에칭함으로써 별도의 갭 필 화합물을 사용하지 않고도 높은 종횡비를 갖는 패턴에서도 패턴 사이의 간극을 안정적이고 효과적으로 충진할 수 있다.

Description

반도체 소자의 갭필방법{GAP FILLING METHOD FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 갭필(gap fill)방법에 관한 것으로서, 더욱 상세하게는 높은 종횡비를 갖는 패턴에서도 막 표면에 단차를 방지하고 스루풋도 향상시킬 수 있는 갭필방법에 관한 것이다.
일반적으로 반도체 소자는 반도체 소자를 구성하는 다수의 패턴들을 포함한다. 반도체 소자를 구성하는 패턴은 활성 영역을 분리하는 소자 분리영역에 형성된 트렌치, 트렌치에 형성된 소자 분리막, 활성 영역 상에 형성된 게이트 패턴, 게이트 패턴 사이의 반도체 기판에 마련된 접합영역에 접속된 금속 배선들을 포함한다.
게이트 패턴과 각각의 금속 배선들은 절연막에 의해 격리되는데, 이러한 절연막은 반도체 기판 상에 반도체 소자를 구성하는 패턴을 형성한 후 패턴 사이를 매립하도록 형성된다.
반도체 제품이 고집적화되면서 발생할 수 밖에 없는 반도체 박막 패턴과 박막 패턴의 간격 및 박막 패턴의 높이로 정의된 종횡비(aspect ratio)가 높아짐에 따라 더욱 절실해지고 있는 실정이다.
종횡비가 낮을 경우에는 기판상에 형성된 박막 패턴간 간격이 높이에 비하여 충분히 넓기 때문에, 패턴간 간격은 물론 박막 패턴의 상부로부터 소정 높이 에 이르기까지 박막이 증착될 때에 빈 공간이 발생하는 등의 공정 불량은 발생하지 않는다.
그러나, 예를 들면 종횡비(Aspect ratio)가 5 : 1 이상으로 종횡비가 높을 경우에는, 도 1에 나타낸 바와 같이, 기판상에 형성된 박막 패턴간 간격이 좁은데 반해 박막 패턴의 높이가 상대적으로 크기 때문에, 박막을 형성할 때 박막 패턴의 상부가 플라즈마 식각되면서 발생한 부산물이 간극 사이에 리데포지션(redeposition) 되면서 간극의 일부를 막게 되고, 이로 인하여 박막 패턴 사이에 빈 공간이 빈번하게 발생하고, 박막 표면에 단차(S)가 크게 발생하는 문제점이 있었다.
[선행기술문헌]
한국공개특허 10-2002-0008651
한국등록특허 10-0930674
본 발명은 상술한 종래기술의 문제점을 해결하고자 하는 것으로서, 본 발명의 목적은 패턴의 종횡비가 높더라도 패턴 사이의 간극을 안정적이고 효과적으로 충진할 수 있고 패턴 표면에 단차가 발생하거나 패턴 사이의 간극에 증착되는 막에 공극이 발생하는 것을 방지할 수 있는 갭필방법을 제공하는 것이다.
상술한 목적을 달성하기 위하여 본 발명에 의한 반도체 소자의 갭필방법은, 기판상에 형성된 금속배선 패턴에 박막을 증착하되, 상기 박막의 증착은 서로 다른 증착율과 서로 다른 에칭율을 갖는 복수의 단계로 구분되어 증착 및 에칭을 반복하고, 상기 증착율과 에칭율은 점차 증가하도록 변화되는 것을 특징으로 한다.
여기서, 상기 복수의 단계는, 상기 패턴상에 제 1 증착율로 박막을 증착하는 제 1 증착단계와, 상기 패턴의 상부에 증착된 박막을 제 1 에칭율로 에칭하여 종횡비를 감소시키는 제 1 에칭단계와, 종횡비가 감소된 상기 패턴에 상기 제 1 증착율보다 높은 제 2 증착율로 박막을 증착하는 제 2 증착단계와, 상기 패턴의 상부에 증착된 박막을 상기 제 1 에칭율보다 높은 제 2 에칭율로 에칭하여 제 1 에칭단계 이후의 종횡비보다 감소된 종횡비를 갖도록 이칭하는 제 2 에칭단계와, 상기 패턴상에 제 2 증착율보다 높은 제 3 증착율로 박막을 증착하는 제 3 증착단계를 포함하는 것을 특징으로 한다.
또한, 상기 박막은 기판의 하부에 RF를 인가하는 반응성 이온 증착에 의해 증착되며, 상기 복수의 에칭단계에서는 RF파워는 증가시키고 DC펄스 파워는 인가하지 않도록 제어하여 패턴 상부에서의 에칭율이 패턴 측벽 부분에서의 에칭율보다 높게 되도록 하는 것을 특징으로 한다.
여기서, 상기 박막은 비정질 탄소막이고, 상기 복수의 증착단계에서 사용되는 공정가스는 아세틸렌과 산소를 포함하고, 상기 복수의 에칭단계에서 사용되는 공정가스는 O2인 것을 특징으로 한다.
여기서, 상기 복수의 증착단계에서 아세틸렌/산소의 비율은 점차 증가하는 것을 특징으로 한다.
또한, 상기 복수의 에칭단계에서 산소의 비율은 점차 증가하는 것을 특징으로 한다.
또한, 상기 패턴의 종횡비가 8 : 1 이상인 경우에는, 상기 제 2 에칭단계 이후에 제 2 증착율보다 높고 제 3 증착율보다 낮은 증착율로 증착되는 제 4 증착단계와, 제 2 에칭율보다 높은 에칭율로 에칭되는 제 3 에칭단계를 더욱 구비하는 것을 특징으로 한다.
또한, 상기 박막은 실리콘산화막이고, 상기 복수의 증착단계에서 사용되는 공정가스는 SiH4와 O2와 아르곤을 포함하고, 상기 복수의 에칭단계에서 사용되는 공정가스는 NF3를 포함하는 것을 특징으로 한다.
상술한 구성을 가지는 본 발명에 의한 반도체 소자의 갭필방법에 의하면, 박막의 증착율과 에칭율을 복수의 단계로 조절하여 증착 및 에칭함으로써 별도의 갭 필 화합물을 사용하지 않고도 높은 종횡비를 갖는 패턴에서도 패턴 사이의 간극을 안정적이고 효과적으로 충진할 수 있다.
또한, 비정질 탄소막 뿐만 아니라 실리콘산화막에서도 높은 종횡비를 갖는 패턴 사이의 간극을 안정적이고 효과적으로 충진할 수 있다.
도 1은 종래기술을 나타내는 도면이다.
도 2는 본 발명에 의한 갭필 방법을 나타내는 개략도이다.
도 3은 본 발명에 의한 갭필 방법에 의한 복수 단계의 증착 및 에칭을 나타내는 도면이다.
도 4는 본 발명에 의한 갭필 방법의 흐름도이다.
이하에서는 첨부된 도면을 참조하여 본 발명에 의한 반도체 소자의 갭필방법을 실시예로써 상세하게 설명한다. 본 발명에 따른 실시예들을 설명하는데 있어, 동일한 구성요소에 대해서는 동일한 참조번호를 사용하며, 필요에 따라 그 설명은 생략할 수 있다.
<실시예 1>
본 실시예에 있어서는, 상기 금속배선 패턴의 종횡비(Aspect ratio)가 6 : 1인 것을 예로 하였으나, 반드시 이에 한정되지 않고 5 : 1 ~ 10 : 1인 높은 종횡비(Aspect Ratio)에도 충분히 적용할 수 있다.
또한, 본 실시예에 있어서, 상기 기판상에 증착되는 박막은 비정질 탄소막인 것을 예로 한다.
도 2 내지 도 4에 나타낸 바와 같이, 본 발명에 의한 갭필방법은 우선 금속배선 패턴(2)이 형성된 기판(1)을 준비한다. 그런 다음, 기판상에 형성된 금속배선 패턴(2)에 비정질 탄소막(3)을 증착한다. 본 실시예에 있어서, 상기 비정질 탄소막(3)의 증착은 상기 기판(1)의 하부에 배치된 RF전원과 DC펄스전원(도시하지 않음)으로부터 상기 기판이 재치된 히터에 RF파워와 DC펄스파워를 인가하여 기판이 안치된 공정챔버내에 플라즈마를 생성한다. 기판의 하부에 RF파워와 DC펄스파워를 인가하는 RID(Reactive Ion Deposition) 타입의 PECVD 방법에 의해 증착되기 때문에, 상기 증착반응물질의 이온에 하부로 향하는 방향성을 부여될 수 있고, 기판으로 입사하는 이온의 에너지를 증가시킬 수 있다. 여기서, 히터는 상기 기판의 하부에 배치된 RF전원에 연결된 RF전극이고, 히터에 대향하여 배치되는 샤워헤드는 접지전극으로서 기능하게 된다.
이로써, 기판의 하부에 RF파워와 DC펄스파워를 인가하는 RID(Reactive Ion Deposition) 타입의 PECVD방법에 의해 증착하기 때문에, 증착반응물질의 이온에 방향성을 제어할 수 있으므로 균일한 두께를 갖는 막을 증착하기 용이하다.
한편, RID 방식에 의해 증착되는 상기 비정질 탄소막의 증착은 서로 다른 증착율과 서로 다른 에칭율을 갖는 복수의 단계로 구분되어 증착 및 에칭이 반복되며, 각각의 단계에서의 상기 증착율과 에칭율은 점차 증가하도록 변화되도록 구성된다.
도 2 내지 도 4에 나타낸 바와 같이, 서로 다른 증착율과 에칭율로 증착 및 에칭되는 상기 복수의 단계는, 예를 들면 초저속 증착율로 증착되는 제 1 증착단계와, 제 1 증착단계에서의 증착율보다 높은 저속 증착율로 증착되는 제 2 증착단계와, 고속 증착율로 증착되어 스루풋(throughput)을 향상시키는 제 3 증착단계로 구분될 수 있다.
또한, 각각의 증착단계 사이에는 패턴의 상부에 증착된 박막을 식각하는 복수의 에칭단계가 마련되며, 상기 복수의 에칭단계는 제 1 에칭율로 에칭하여 종횡비를 감소시키는 제 1 에칭단계와, 상기 제 1 에칭율보다 높은 제 2 에칭율로 에칭하는 제 2 에칭단계를 구비한다.
우선, 상기 제 1 증착단계에서는, 도 2(a)에 나타낸 바와 같이, 예를 들면 0.5 ~ 1 Ås의 범위인 초저속 증착율로 상기 패턴상에 비정질 탄소박막을 증착한다. 상기 제 1 증착단계에서 고속으로 증착할 경우, 상기 패턴의 상부에는 비정질 탄소막이 증착될 수 있으나 상기 패턴의 측벽부분에는 비정질 탄소막이 고르게 증착되기 어려워 증착의 불량이 발생할 염려가 높기 때문에, 상기 제 1 증착단계에서는 초저속으로 증착하여 상기 패턴상에 비정질 탄소막이 고르게 증착되도록 구성된다.
이 때, 증착에 사용되는 공정가스는 C2H2와 O2를 포함하며, 아르곤, 헬륨을 더 포함할 수 있고, 예를 들면 C2H2/O2의 비율이 1이하인 조건에서 상기 패턴의 바닥으로부터 충진하는 방식으로 증착되는 것이 바람직하다.
여기서, 상기 공정가스 중 O2 비율이 증가할수록 에칭 특성이 높아지며 아세틸렌(C2H2)의 비율이 높아질수록 증착 특성이 높게 나타나기 때문에, 초기의 제 1 증착단계에서는 패턴상에 컨포멀하게 증착이 되도록 하기 위하여, 아세틸렌의 비율이 O2의 비율보다 낮도록 구성하는 것이 바람직하다.
그런 다음, 도 3(b)에 나타낸 바와 같이, 상기 제 1 증착단계에서 증착된 상기 박막 중 상기 패턴의 상부 부분(A)의 박막을 예를 들면 35 ~ 45 Å/s의 에칭율로 에칭하는 제 1 에칭단계를 실행한다.
상기 제 1 에칭단계에서 사용되는 공정가스는 O2이고, O2가스를 플라즈마 처리하여 에칭한다.
이 때, 상기 제 1 에칭단계에서는 RID방식에서 RF파워는 증가시키고 DC펄스 파워는 인가하지 않는 것이 바람직하다. RID방식에 의한 에칭에서 RF파워와 함께 DC 펄스 파워를 사용하는데, 에칭단계에서 RF파워와 DC파워를 함께 사용하면 선택적으로 비정질 탄소박막을 에칭하기 어렵다. 이는, RF는 주파수가 높기 때문에, O2의 라디칼을 많이 생성할 뿐만 아니라 스퍼터 효과도 크기 때문에, DC펄스 파워를 함께 사용하면 O2 라디칼을 하부로 당기는 역할을 한다. 이로 인해, 패턴의 상부 뿐만 아니라 하부에 쌓인 비정질 탄소박막을 에칭할 염려가 높아지기 때문에 선택적인 에칭이 어렵기 때문이다.
따라서, 상기 제 1 에칭단계에서는 RF 파워는 증가시키고, DC 펄스의 파워는 최소화하거나 제로(0)로 제어하는 것이 바람직하다.
상기 제 1 에칭단계에 의해, 상기 패턴의 상부에 증착된 비정질 탄소박막 은 많이 에칭되고 패턴의 측벽부분이나 패턴사이의 간극 부분에서 기판상에 증착된 비정질 탄소박막은 에칭이 매우 적거나 없게 되어 패턴 상부의 비정질 탄소막이 선택적으로 에칭되므로, 상기 패턴의 종횡비는 약 3 : 1 정도로 감소된다.
그런 다음, 도 2(b) 및 도 3(c)에 나타낸 바와 같이, 예를 들면 2 ~ 4 Å/s의 범위인 저속 증착율로 상기 패턴상에 비정질 탄소박막을 증착하여, 상기 패턴 사이의 간극(S)을 일정 정도 충진한다. 여기서, 상기 제 2 증착단계에서는 C2H2/O2의 비율을 2이상으로 제어하여 증착율을 2 ~ 4 Å/s의 범위인 약 3 Å/s으로 증가시키고 스루풋을 향상시킨다.
그런 다음, 도 3(d)에 나타낸 바와 같이, 상기 제 2 증착단계에서 증착된 상기 박막 중 상기 패턴의 상부 부분(B)의 박막을 예를 들면 55 ~ 65 Ås 의 에칭율로 에칭하는 제 2 에칭단계를 실행한다.
상기 제 2 에칭단계에서 사용되는 공정가스와 RID방식은 제 1 에칭단계와 동일하므로 중복된 설명은 생략한다.
상기 제 2 에칭단계에 의해, 상기 패턴의 상부에 증착된 비정질 탄소박막 만이 다시 선택적으로 에칭되므로, 상기 패턴의 종횡비는 약 1.5 : 1 정도로 감소된다.
상기 제 2 에칭단계에 의해 상기 패턴의 종횡비가 또 다시 감소되어, 낮은 종횡비를 갖는 패턴으로 변화됨에 따라, 제 3 증착단계는 증착속도가 10 Å/s 이상인 고속으로 증착하여 패턴간극의 충진을 완료하고 비정질 탄소박막 표면의 단차를 없앨 수 있고, 스루풋을 더욱 향상시킬 수 있다.
한편, 본 실시예에 있어서는, 종횡비가 6 : 1인 것을 예로 하였지만, 상기 패턴의 종횡비가 8 : 1 이상인 경우에도 적용될 수 있다.
종횡비가 8 : 1 이상인 경우에는, 상기 제 2 에칭단계 이후에 또 한 번의 증착과 에칭을 반복하는 단계를 구비하는 것이 바람직하다.
예를 들면, 5 ~ 6 Å/s의 증착율로 증착되는 제 4 증착단계와, 제 2 에칭율보다 높은 에칭율로 상기 패턴의 상부의 박막만을 선택적으로 에칭하는 제 3 에칭단계를 더욱 구비하여 상기 패턴사이의 간극을 보다 안정적이고 효과적으로 충진할 수 있다.
상술한 바와 같이, 박막의 증착율과 에칭율을 복수의 단계로 조절하여 증착 및 에칭함으로써 별도의 갭 필 화합물을 사용하지 않고도 높은 종횡비를 갖는 패턴에서도 패턴 사이의 간극을 안정적이고 효과적으로 충진할 수 있다.
<실시예 2>
본 실시예는 기판상에 증착되는 박막이 실리콘산화막인 것을 예로 한다. 본 실시예에 있어서, 기판상에 증착되는 박막과 이로 인한 공정가스가 상이한 점을 제외하고는 상기 실시예 1과 동일하므로, 동일한 구성요소에 대하여는 동일한 도면부호를 부여하고 중복된 설명은 생략한다.
또한, 본 실시예에 있어서의 종횡비, 증착단계, 에칭단계, 증착율, 에칭율은 실시예 1의 종횡비, 증착단계, 에칭단계, 증착율, 에칭율을 그대로 적용할 수 있으므로 중복된 설명은 생략한다.
본 실시예에 있어서는, 상기 기판상에 실리콘산화막을 증착하고, 상기 복수의 증착단계에서 사용되는 공정가스는 SiH4, O2, 아르곤을 포함하는 것이 바람직하다. 또한, 상기 복수의 에칭단계에서 사용되는 공정가스는 NF3를 포함하는 것이 바람직하다.
상술한 증착공정가스와 에칭공정가스를 이용하여, 상기 실시예 1과 같은 복수의 증착단계와 에칭단계를 반복함으로써, 비정질 탄소막뿐만 아니라 실리콘산화막에서도 높은 종횡비를 갖는 패턴 사이의 간극을 안정적이고 효과적으로 충진할 수 있다.
본 실시예는 본 발명에 포함되는 기술적 사상의 일부를 명확하게 나타낸 것에 불과하며, 본 발명의 명세서에 포함된 기술적 사상의 범위내에서 당업자가 용이하게 유추할 수 있는 변형예와 구체적인 실시예는 모두 본 발명의 기술적 사상에 포함되는 것은 자명하다.
1 : 기판
2 : 금속배선 패턴
3 : 박막
S : 패턴사이의 간극

Claims (8)

  1. 기판상에 형성된 금속배선 패턴에 박막을 증착하되,
    상기 박막의 증착은 서로 다른 증착율과 서로 다른 에칭율을 갖는 복수의 단계로 구분되어 증착 및 에칭을 반복하고,
    상기 증착율과 에칭율은 점차 증가하도록 변화되며,
    상기 박막은 기판의 하부에 RF를 인가하는 반응성 이온 증착에 의해 증착되며,
    상기 복수의 에칭단계에서는 RF파워는 인가시키고 DC펄스 파워는 인가하지 않도록 제어하여 패턴 상부에서의 에칭율이 패턴 측벽 부분에서의 에칭율보다 높게 되도록 하는 것을 특징으로 하는 반도체 소자의 갭필방법.
  2. 제 1 항에 있어서, 상기 복수의 단계는,
    상기 패턴상에 제 1 증착율로 박막을 증착하는 제 1 증착단계와,
    상기 패턴의 상부에 증착된 박막을 제 1 에칭율로 에칭하여 종횡비를 감소시키는 제 1 에칭단계와,
    종횡비가 감소된 상기 패턴에 상기 제 1 증착율보다 높은 제 2 증착율로 박막을 증착하는 제 2 증착단계와,
    상기 패턴의 상부에 증착된 박막을 상기 제 1 에칭율보다 높은 제 2 에칭율로 에칭하여 제 1 에칭단계 이후의 종횡비보다 감소된 종횡비를 갖도록 에칭하는 제 2 에칭단계와,
    상기 패턴상에 제 2 증착율보다 높은 제 3 증착율로 박막을 증착하는 제 3 증착단계를 포함하는 것을 특징으로 하는 반도체 소자의 갭필방법.
  3. 삭제
  4. 제 2 항에 있어서,
    상기 박막은 비정질 탄소막이고,
    상기 복수의 증착단계에서 사용되는 공정가스는 아세틸렌과 산소를 포함하고,
    상기 복수의 에칭단계에서 사용되는 공정가스는 O2인 것을 특징으로 하는 반도체 소자의 갭필방법.
  5. 제 4 항에 있어서,
    상기 복수의 증착단계에서 아세틸렌/산소의 비율은 점차 증가하는 것을 특징으로 하는 반도체 소자의 갭필방법.
  6. 제 4 항에 있어서,
    상기 복수의 에칭단계에서 산소의 비율은 점차 증가하는 것을 특징으로 하는 반도체 소자의 갭필방법.
  7. 제 2 항에 있어서,
    상기 패턴의 종횡비가 8 : 1 이상인 경우에는,
    상기 제 2 에칭단계 이후에 제 2 증착율보다 높고 제 3 증착율보다 낮은 증착율로 증착되는 제 4 증착단계와,
    제 2 에칭율보다 높은 에칭율로 에칭되는 제 3 에칭단계를 더욱 구비하는 것을 특징으로 하는 반도체 소자의 갭필방법.
  8. 제 2 항에 있어서,
    상기 박막은 실리콘산화막이고,
    상기 복수의 증착단계에서 사용되는 공정가스는 SiH4와 O2와 아르곤을 포함하고,
    상기 복수의 에칭단계에서 사용되는 공정가스는 NF3를 포함하는 것을 특징으로 하는 반도체 소자의 갭필방법.
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