JPS63261743A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、半導体記憶装置、特にＨｉ−Ｃ構造の１ト
ランジスタ／１セルキャパシタ型半導体ＤＲＡＭの製造
方法に関する。

（従来の技術） 従来のＨｉ−Ｃ構造の１トランジスタ／１セルキャパシ
タ型半導体ＤＲＡＭの要部を第２図に示す。

この図において、ｌはＰ型シリコン単結晶半導体基板、
２はフィールド酸化膜、３はＰ＋チャネルストップ層、
４は第１のゲート酸化膜、５はシリコン窒化膜、６は第
１のポリシリコン膜、７は第２のｙ−ト酸化膜、８は第
２の、１ｆ　ＩＪシリコン膜、９はＨｉ−Ｃ構造用のＰ
十拡散層、１０は同Ｈｉ−Ｃ倫造用のＮ＋拡散層、１１
はソース・ドレイン拡散層、１２は酸化膜、１３は中間
絶縁膜、１４はアルミ配線、１５は表面保護膜である。

このＤＲＡＭにおいては、チャネルストップ層３の端部
とＨｉ　−Ｃ構造用のＰ十拡散層９の端部が頁なってい
る。

（発明が解決しようとする問題点） しかるに、上記のような従来のＤＲＡＭでは、寄生ＭＯ
８）ランジスタのしきい値電圧を高くするためのチャネ
ルストップ層３の端部とＨｉ−Ｃ構造用のＰ＋拡散層９
の端部が重なってＰ′の非常に高ｄｌｆな領域を形成す
るため、ここから電流のリークが発生してしまい、ホー
ルドタイムが劣化するという欠点があった。

この発明は上記の点に鑑みなされたもので、その目的は
、Ｈｉ−Ｃ構造のＤＲＡＭにおいてホールドタイムの劣
化を防止することができる半導体記憶装置の製造方法を
提供することにある。

（問題点を解決するための手段） この発明では、一導電型半導体基板のアクティブ領域と
なる部分の表面を酸化膜で覆い、さらに該酸化膜の側壁
に窒化膜のサイドウオールを形成した後、該サイドウオ
ールと前記酸化膜をマスクとして前記基板のフィールド
領域となる部分にイオン注入により一導電型のチャネル
ストップ層を形成し、さらに熱酸化してフィールド酸化
膜を形成し、その後、前記酸化膜を除去した後、前記サ
イドウオールをマスクとして前記基板のアクティブ領域
となる部分にイオン注入し、該部分にＨｉ　−Ｃ構造用
の一導電型拡散層を形成する。

（作用） 上記のような方法においては、Ｈｉ−Ｃ構造用の一導電
型拡散層がサイドウオールの幅だけチャネルストップ層
から離れて形成される。したがって、Ｈｉ−Ｃ構造用の
一導電型拡散層の端部と同一導電型チャネルストップ層
の端部が重なって高濃反の領域が形成されることはない
。

（実施例） 以下この発明の一実施例を第１図を参照して説明する。

まず、第１図（ａ）に示すように、Ｐ型シリコン基板２
１上に・！ラド酸化膜２２．窒化膜２３、さらには酸化
膜２４を順次形成する。

次に、Ｐ型シリコン基板２１のアクティブ領域となる部
分（以下アクティブ領域という）を覆うようにしてレジ
スト７９ターフ２５を前記酸化膜２４上に形成し、その
レジスト７９ターフ２５をマスクとして同一パターンに
前記酸化膜２４と窒化膜２３をウェットエツチングする
（第１図（ｂ））。

次に、基板２１上の全面に窒化膜２６を形成する（第１
図（Ｃ））。

その後、窒化膜２６を全面異方性エツチングすることに
より、第１図（ｄ）に示すように残存窒化膜２６からな
るサイドウオール２６ａを前記酸化膜２４の側壁に形成
する。そして、そのサイドウオール２６ａと前記酸化膜
２４をマスクとして基板２１のフィールド領域となる部
分（以下フィールド領域という）に同第１図（ｄ）に示
すようにイオン注入することにより、該フィールド領域
にＰ＋チャネルストッグ層２７を形成する。

その後、第１図（ｃ）に示すように、フィールド領域の
パッド酸化膜２２を除去する。

その上で、熱酸化を実施することにより、基板２１のフ
ィールド領域部に第１図（ｆ）に示すようにフィールド
酸化膜２８を形成する。この時、窒化膜からなるサイド
ウオール２６ａおよび酸化膜２４上には酸化膜は生成さ
れない。

続いて、第１図（ｇ）に示すように酸化膜２４を除去す
る。この時、フィールド酸化膜２８も削られるが、この
分の余裕は先にフィールド酸化膜を形成した時の厚さに
含まれている。

その後、窒化膜のサイドウオール２６ａをマスクとして
基板２１のアクティブ領域にイオン注入を行うことによ
り該領域に第１図（ｇ）に示すように、Ｈｉ−Ｃ構造用
のＰ＋拡散層２９を形成する。この時、Ｐ＋拡散層２９
は、Ｐ＋チャネルストッグ層２７からサイドウオール２
６ａの幅だけ離れて（内側に）アクティブ領域に形成さ
れる。

その後、サイドウオール２６ａ、窒化膜２３およびパッ
ド酸化膜２２を除去した後、第１図（ｈ）のように再度
、基板２１のアクティブ領域表面に酸化膜３０を形成し
、さらに全面に窒化膜３１を形成する。さらに、その窒
化膜３１上にて、アクティブ領域中トランジスタ形成領
域を覆うようにレジス）　ＩＪ？ターン３２を形成する
。そして、そのレジストハターン３２をマスクとしてア
クティブ狽域中セルキャパシタ形成領域にヒ素をイオン
注入することにより、該領域にＨｉ−Ｃ構造用のＮ＋拡
散層３３を形成する。

その後、レジスト・母ターフ３２を除去した後、窒化膜
３１上に第１図（ｉ）に示すように酸化膜３４を形成す
る。

さらに、その酸化膜３４上に第１図（ｊ）に示すように
第１のポリシリコン膜３５を形成する。そして、その第
１のポリシリコン膜３５を、同図のようにセルキャパシ
タ形成領域上とフィールド酸化膜２８上に第１のＰ−）
電極と配線として残すようＫ　ｚ４ターニングする。そ
の後、第１のポリシリコン膜３５と同一パターンとなる
ように酸化膜３４゜窒化膜３１および酸化膜３０をエツ
チングする。

その後、このエツチングに↓シ露出したシリコン基板２
１の７クテイグ領域中トランジスタ形成領域にボロンを
イオン注入し、Ｖｔコントロール用の拡散層３６を前記
トランジスタ形成領域に前記第１図（ｊ）に示すように
形成する。

その後、この拡散層３６の表面を含む全面に酸化膜（第
２のＰ−ト酸化膜）３７を第１図（財）に示すように形
成した後、その上に第２のポリシリコン膜３８を形成し
、さらにこの第２のポリシリコン膜３８を前記トランジ
スタ形成領域上およびその他の領域上に第２のｒ−）電
極および配線として残すようにパターニングする。その
後、トランジスタ形成領域の拡散層３６内にリンのイオ
ン注入によりンース・ドレイン拡散層３９を形成する。

その後、全面に第１図（Ｉりに示すように中間絶縁膜４
０を形成した後、アルミ配線４１を形成し、最後に図示
しないが表面を表面保曖膜で覆う。

（発明の効果） 以上詳細に説明したように、この発明の方法によれば、
窒化膜のサイドウオールをマスクとして一導電型チャネ
ルストップ層から離してＨｉ−Ｃ構造用の同一導電型の
拡散層を形成しているので、該拡散層の端部とチャネル
ストップ層の端部の重な９が防止され、高濃度領域の形
成が防止される。

したがって、寄生ＭＯＳトランジスタのしきい値電圧を
高めることが可能とな夛、ＤＲＡＭのＭＯ８型セルキャ
パシタで問題となるホールドタイム不良を低減すること
ができる。

【図面の簡単な説明】

第１図はこの発明の半導体記憶装置の製造方法の一実施
例を示す工程断面図、第２図は従来の半導体ＤＲＡＭの
要部を示す断面図である。 ２１・・・Ｐ型シリコン基板、２４・・・酸化膜、２６
ａ・・・サイドウオール、２７・・・Ｐ＋チャネルスト
ップ層、２８・・・フィールド酸化膜、２９・・・Ｐ＋
拡散層。 雁来／）Ｈｉ−Ｃネａｔ−ｙ４イ本ρＲＡＭのＩｎＰｍ
’ｒｆｎ１２Ｊ第２図 （嘲−’ｉ　　　　　　　　　　χ −一　　　　　　　　　　　　ζ−″　　　　　　　　
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Claims (1)

1. 【特許請求の範囲】 　Ｈｉ−Ｃ構造の１トランジスタ／１セルキャパシタ型
   半導体ＤＲＡＭの製造方法において、 （ａ）一導電型半導体基板のアクティブ領域となる部分
   の表面を酸化膜で覆つた後、窒化膜の全面形成および該
   窒化膜の異方性エッチングにより該窒化膜のサイドウォ
   ールを前記酸化膜の側壁に形成する工程と、 （ｂ）そのサイドウォールと酸化膜をマスクとして前記
   基板のフィールド領域となる部分にイオン注入し、一導
   電型のチャネルストップ層を形成し、さらに熱酸化して
   フィールド酸化膜を形成する工程と、 （ｃ）その後、前記酸化膜を除去した後、前記サイドウ
   ォールをマスクとして前記基板のアクティブ領域となる
   部分にイオン注入し、該部分にＨｉ−Ｃ構造用の一導電
   型拡散層を形成する工程とを具備することを特徴とする
   半導体記憶装置の製造方法。