JPS6326079A

JPS6326079A - 原稿読取り装置

Info

Publication number: JPS6326079A
Application number: JP61167892A
Authority: JP
Inventors: Hiroyuki Saito; 宏之斎藤
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1986-07-18
Filing date: 1986-07-18
Publication date: 1988-02-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は、複写機等に適用される原稿読取り装置に係り
、詳しくは、対象物の読取り時にイメージセンサから出
力される画信号値に所定の係数を乗ずる係数乗算手段と
、この係数乗算手段での係数を設定する係数設定手段と
、白基準板を読取り対象物としたときに上記イメージセ
ンサからの両信号値に基づいてシェーディング歪みに関
１−る補正係数を演算する補正係数演算手段と、この補
正係数演算手段にて演ｎされた補正係数を記憶１゛る記
憶手段と、原稿読取りに際して、上記係数設定手段にて
設定すべき係数を記憶手段に記憶した補正係数となるよ
う制御する係数設定制１２（１手段とを有し、当該原稿
読取りの際に上記係敢乗い手段の出力に基づいた情報を
読取り画情報どじている原稿読取り装置に関する。

［従来の技術］ファクシミリ、デジタル複写機等に適用される原稿読取
り装置では、光源の照明ムラ、レンズ系の特性（ｃｏｓ
４乗則）、イメージセンサの感度ムラ等、根本的に除去
しがたい原因によって、その出力画像が歪む現象（以下
、シェーディング歪みという）がおこる。即ち、完全な
白と認識すべき白基準板を読取った際におけるｎ画素対
応のイメージセンサ（ＣＯＤ等）からの出力画信号Ｖａ
が、上記各原因によって例えば第６図に示すように、各
画素について均一にならないために、第７図に示ずよう
な実際の白・黒画像を読みとる場合に、１走査線分のイ
メージセンサからの出力画信号Ｖａレベルが同じ白また
は黒でもその１走査線内の位置によって異なる現象が起
るのである。このため、この種の原稿読取り装置におい
て、その出力画像の品質を高度に保つためには、上記シ
ェーディング歪みの補正が必要となる。このシェーディ
ング歪みの証正とは、白基準板を読み取った際に、第６
図に示すような均一でないイメージセンサからの画信号
を均一なレベルにするための各画素についての補正の程
麿を求め、実際の原稿２ごみ取りに際しては、イメージ
センサからの画素対応の画信号に対して同じ割合の補正
を施すようにすることである。

従来、上記のようなシェーディング歪みの補正機能を備
えた原稿読取り装置として、例えば、特開昭５９−２２
６５５８号公報で開示されるようなものが知られている
。

その基本構成は、第８図に示すように、原稿を光学的に
読み取って画像信号に変換するＣ０Ｄ１０と、その画像
信号を増幅する増幅器１１と、この増幅器１１を介した
画像信号をデジタルデータに変換するＡ／Ｄ変換器１２
とを有したものとなり、このＡ／Ｄ変１！Ａ器１２の後
段は、乗算器１３、ＲＯＭ１４、ＲＡＭ１５のデジタル
処理系となっている。

この乗算器１３、ＲＯＭ１４、ＲＡＭ１５によって上記
シェーディング歪みの補正機能を実現しているわけであ
るが、具体的には、以下ように実現される。

ＲＯＭ１４は両信号値ｉｎをアドレス入力として、Ｍ　＝　Ｃ／　Ｖ　ｉ　ｎ−（１）に従った補正係数〜１を出力する。ここで、Ｃは定数で
あり、完全な白に対応させた値である。

まず、白基準板を読取り対家とする。ＣＯＤ　１０によ
って白Ｌ１準板を走査し、そのとき得られるＣＣＤ　１
０の各画素に対応した画信号１（デジタルデータ）ｖｉ
ｎがＲＯＭ１４に入力する毎に上記（１）式に従った補
正体ｒ！１Ｍが当該ＲＯＭ１４から出力される。そして
、ＲＯＭ１４から順次出力される補正係数ＭはＲＡＭ１
５の各画素対応番地に書込まれ、１走査線分の補正係数
のｍ込みが終了すると、ＲＡＭ１５は読み出しモードに
切換ねる。

次に、実際の原稿を読取り対象とする。Ｃ０Ｄ１０が原
稿の表面を走査し、そのとぎ得られる画素対応の両信号
値が順次乗算器１２に入力すると共に、それに同期して
ＲＡＭ１５から読み出される当該画素に対応した補正係
数Ｍが同乗等器１２に入力する。そして、乗算器１２が
画信号値と補正係数Ｍとの乗算を行ない、その結果を当
該画素に対応した真の画信号データとして扱う。

例えば、原稿上の完全に白の部分はどの画素についても
真の画信号データがＶ　ｉｎｘ　Ｍ　＝　Ｃに従って常に定数Ｃとなり、黒の部分についても各画素
について均一な画信舅データが１ｑられるようになる。

上記のようにシェーディング補正の機能を実現した原稿
読み取り装置の基本ｔｈ′＋１成は、■画信号値に所定
の係数を乗ずる係数設定手段・・・（乗算器１２によっ
て実現） ■係数乗算手段での係数を設定する係数設定手段・・・
（ＲＡＭ１５から読み出された補正係数を乗算器１２に
実際に供与する回路によって実現する。） ■補正係数を演算する補正係数演悼手段・・・（ＲＯＭ
１４によって実現） ■補正係数を記憶する記憶手段・・・（ＲＡＭ１５によって実現） ■係ｒｌ！設定手段にて設定すべき係数を記憶手段に記
憶した補正係数となるよう制御する係数設定手段・・・（ＲＡＭ１５の読み出し制御系によって実現）となる。

そして、従来の原稿読取り装置は、上記機能手段が全て
デジタル処理系として実現されている。

［発明が解決しようとする問題点］ところで、上記のような従来の原Ｗ４読取り装置では、
それを実現するにあたって比較的高価なものとなってし
まう。

それは、ＲＯＭ、ＲＡＭ等のメモリ類は近年大官１かつ
低価格のものが得られるようになったが、高速デジタル
処理に適した乗埠器を実現するデバイスが非常に高価な
ものだからである。

これに対し、係数乗算手段、係数設定手段、補正係数演
算手段をアナログ処理系にて構成したものも提案されて
いるが、この場合には、実現される回路構成が複雑にな
る、あるいは処理が遅い等の別の問題を有している。特
に上記機能手段をアナログ系で構成する場合、補正演算
手段の回路構成及びその処理時間が問題となる。

そこで、本発明の課題は比較的安価でかつ簡単な回路構
成で実現できるようにすることである。

［問題点を解決するための手段］本発明は、第１図に示すように、対象物の読取り時にイ
メージセンサ１から出力される画信号１直に所定の係数
を乗ずる係数乗算手段２と、この係数乗口手段２での係
数を設定する係数設定手段３と、白基準板７を読取り対
象物としたときに上記イメージセンサ１からの画信号値
に基づいてシェーディング歪みに関する補正係数を１■
る補正係数演算手段４と、この補正係数演算手段４にて
演算された補正係数を記憶する記憶手段５、原稿８読取
りに際して、上記係数設定手段３にて設定すべき係数を
記憶手段５に記憶した補正係数となるよう制御する係数
設定制御子８２６とを有し、当該原稿８読取りの際に上
記係数乗算手段２の出力に基づいた情報を読取り画情報
としている原稿読取り装置を＃提としている。そして、
この原ｗ４読取り装置において、上記課題を解決するた
めの技術的手段は、上記係数乗算手段２及び係数設定手
段３をアナログ処理系Ａとする一方、上記補正演算手段
４及び記憶手段５をデジタル処理系Ｂとし、上記係数設
定制御手段６を当該デジタル処理系Ｂとアナログ処理系
へとの間の整合処理系Ｃとしたことである。

［作用］まず、白基準板８を読取りの対象とする。この場合、イ
メージセンサ１から出力される各画素対応の画信号に対
してデジタル５１！！理系Ｂでの処理がなされる。即ち
、補正係数演算手段４が入力画信号値（デジタルデータ
）に基づいて各画素対応の補正係数を演咋し、その補正
係数を記憶手段５が当該画素対応にて記憶する。

次に、原稿８を読取りの対象とする。この場合、整合処
理系Ｃの係数設定制御手段６が各画素対応のデジタルデ
ータたる補正係数を記憶手段５から読み出し、アナログ
処理系Ａの係数設定子ｆＱ　３にて扱える形式に整合さ
せるべく当該補正係数の変換処理を行なう。そして、こ
のアナログ処理系Ａにおいて、係数乗算手段２が、イメ
ージセンサ１から出力される画信号値に対して上記係￥
ｌｌ設定手段３によって設定される各画素対応の補正係
数を乗ずる。更に後段においては、上記過程で得られる
係数乗算手段２からの出力に基づいた情報を読取り画情
報として扱う。

［発明の実施例］以下、本発明の実施例を図面に基づいて説明する。

第２図は本発明に係る原稿読取り装置の一例を示す回路
図である。

同図において、１０はイメージセンサ（図示せず）から
各画素ψ位に順次伝送される両信号Ｖａを後述するよう
に設定される・倍率にて増幅するプログラマブルゲイン
アンプ、１４は白基準板を読み取る際におけるイメージ
センザ出力（画信号）のピーク値を保持するピークホー
ルド回路、１５はピークホールド回路１４に保持した電
圧を基準電圧ｙｒｅｒとしてプログラマブルゲインアン
プ２０らの出力信号を例えば８ビツトのデジタルデータ
に変換するＡ／Ｄ変換回路である。１６は第８図に示す
・従来のものと同様に、白ｇ４１板の読取り時における
Ａ／Ｄ変挽変格回路１５した画信号値ＶＷに対重る補正
係数演算繍能を右するＲＯＭであり、また、１７はＲＯ
Ｍ１６にて演算された各画素対応の補正係数を当該測索
対応のアドレスに配憶するＲＡＭである。このＲＡ、Ｍ
１７におけるデータの書込み及び読み出しは、所定のク
ロックｃｌｋに同期したアドレスカウンタ１８によるア
ドレシングによって行なわれるようになっている。

そして、ＲＡＭ１７は補正係数値を例えば８ピツトデー
タとして出力する。

上記プログラマブルゲインアンプ２０の具体的な構成は
、オペアンプ１１と、ゲーイン設定用の共通抵抗ＲＯ及
び個別抵抗Ｒ１，Ｒ２，・・・、Ｒ７゜Ｒ８と、各個別
抵抗Ｒ１、Ｒ２、・・・、　Ｒ７、Ｒ８の回路選択ＦＥ
ＴスイッチＳｉ　、　Ｓ２　、・・・、Ｓｌｌとで構成
されている。そして、各回路選択ＦＥＴスイッヂ８１〜
Ｓ８のゲート端子には上記ＲＡ　Ｍ１７の出力”ビット
が対応して入力するよ−うになっている。

上記例において、プログラマブルゲインアンプ２０の共
通抵抗抵抗ＲＯ及び各個別抵抗Ｒ１，Ｒ２、・・・、Ｒ
８の関係をＲＯ＝ｒ／２Ｒ，１，＝ｒＲ２＝２ｒＲ３＝４ｒＲ４＝１（ｉｒＲ８＝　１２８ｒｒ；所定の抵抗値のように設定すると、プログラマブルゲインアンプ２０
の倍率は（Ｒｏ　＋ＲＯ）ＩＲＯとなることから、その最小値が゛１パ　（回路選択ＦＥ
Ｔスイッチ８１〜＄８が全てＯＦＦ状態）、また、その
最大値が１　＋ＲＯＩＲＯ＝　１　＋　０．５Ｘ　（ＤＩ／２＋１／４＋・・・＋
１／１２８）となる（・回路選択「ＥＴスイッチ８１〜
Ｓ８が全てＯＮ状態）。

また、シェーディング歪みが、第３図に示すように、白
基準板の読取り時におけるイメージセンサ出力ピーク値
Ｖ　ｒｅｆに対して５０％〜１００％の範囲内のものを
想定すると、当該画信号値ＶＷが５０％のときに上記倍
率の最大値２倍を補正係数に対応させ、当該画信号１ｉ
１１ｆ　Ｖ　Ｗが１００％（Ｖｒｅｒのどきに上記倍率
の最小１ｉＱ１倍に対応させるものとなる。そして、上
記範囲内においては、画（ａ号ｌＩｌ′ＪＶＷに対応さ
せるべき補正係数は第４図に承りような関係のものとな
る。この関係は上記ＲＯ：Ｖ１１６内に実現される。

次に、シェープ゛イング補正の手順について説明する。

まず、白基準板を読取りの対象とすると、ＲＡＭ１７の
出力ビットがオール“０パに固定される。

すると、プログラマブルゲインアンプ２０の各回路選択
ＦＥＴスイッチ８１〜Ｓ８が全てオフ状態となって当該
プログラマ−プルゲインアンプ２０の倍率は“１′に設
定される。この状態で、イメージセンサからの画信号Ｖ
ａとプログラマブルゲインアンプ２０の出力Ｖｓは等し
くなる（Ｖａ＝＝ＶＳ）る。次いで、白基準板の走査を
行ない、その過程で得られる画信号値ＶＷに対してＲＯ
，Ｍ１６から出力される第４図の関係に従った８ビツト
データ（θ〜２５５）がＲＡＭ１７の画素対応アドレス
に順次書込まれる。この補正係数設定の処理が終了した
後、白基準板を読み取った場合、各画素についての第４
図の関係に従ったＲΔＭ１７出力によってプログラマブ
ルゲインアンプ２０の倍率が制御され、イメージセンサ
からの画ｉｎ　’３　Ｖ　ａが第３図に示すように歪ん
でいてもプログラマブルゲインアンプ２０の出力Ｖｓは
第５図に示すようにＶ　ｒａｆ程度に均一化される。

従って、上記状態にて原稿を読み取る場合、当該割合で
のシェーディング補正がなされる。

上記実施例では、特に、係数乗算手段をアナログ処理に
よるプログラマブルゲインアンプ２０で実現すると共に
、補正係数演算手段、記憶手段をデジタル処理によるＲ
ＯＭ１６．’ＲＡＭ１７で実現したため、その構成が比
較的簡単になると共に、低価格化も図られることとなる
。

また、白基準板を読み取りの対象として補正係数を設定
する処理において、プログラマブルゲイン７ンプ２０の
倍率を“１”に設定するようにしたため、当該補正係数
設定系のＡ／Ｄ′ａ換回路と、原稿読み取り系のＡ／Ｄ
変換回路の共通化をが図られる。

尚、上記実施例では、係数設定手段はプログラマブルゲ
インアンプ２０の各回路選択１−ＥＴスイッヂ８１〜Ｓ
８で、係数設定制御手段はＲΔＭ１７の読み出し制９Ｉ
ｌ系で夫々実現している。

［発明の効宋コ以上説明してきたように、発明によれば、係数乗ｎ手段
及び係数設定手段をアナログ処理系とづる一方、補正演
ｎ手段及び記憶手段をデジクル処理系とし、係数設定制
御手段を当該デジタル処理系とアナログ処理系との間の
整合処理系としたため、特に高面なデバイスを用いずと
も簡単な構成にてシェーディング補正機能を実現するこ
とができるようになる。

【図面の簡単な説明】

第１図は本発明の構成を示すブロック図、第２図は本発
明に係る原稿読取り装置の一例を承り同号値に対する補
正係数の関係例を示す図、第５図は第３図に示す両信号
に対してシェーディング補正を施した場合の状態を示す
図、第６図及び第７図はシェーディング歪みを表わした
図、第８図１よ従来の原稿読取り装置の一例を示すブロ
ック図である。１・・・イメージセンサ２・・・係数乗算手段３・・・係数設定手段４・・・補正係数病ｎ手段５・・・記憶手段６・・・係数設定制御手段Ａ・・・アナログ処理系Ｂ・・・デジタル処理系　　　　− Ｃ・・・整合処理系特許出願人　　富士ゼロックス株式会社代　理　人　　
弁理士　中村　智廣（外２名）第６図第７図第８図

Claims

【特許請求の範囲】

対象物の読取り時にイメージセンサから出力される画信
号値に所定の係数を乗ずる係数乗算手段と、この係数乗
算手段での係数を設定する係数設定手段と、白基準板を
読取り対象物としたときに上記イメージセンサからの画
信号値に基づいてシェーディング歪みに関する補正係数
を演算する補正係数演算手段と、この補正係数演算手段
にて演算された補正係数を記憶する記憶手段と、原稿読
取りに際して、上記係数設定手段にて設定すべき係数を
記憶手段に記憶した補正係数となるよう制御する係数設
定制御手段とを有し、当該原稿読取りの際に上記係数乗
算手段の出力に基づいた情報を読取り画情報としている
原稿読取り装置において、上記係数乗算手段及び係数設
定手段をアナログ処理系とする一方、上記補正演算手段
及び記憶手段をデジタル処理系とし、上記係数設定制御
手段を当該デジタル処理系とアナログ処理系との間の整
合処理系としたことを特徴とする原稿読取り装置。