JPS63258173A - ピクチャーインピクチャーのビデオ信号発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ビデオ信号システムにおける主画像と副画像
の不適当なインターレースを修正し、主画像と副画像の
両方を同時に表わす信号を発生する回路に関する。

発明の背景 従来のピクチャーインピクチャーのテレピッ。

ン受像機は、主チャネルおよび副チャネルの２つのビデ
オ信号チャネルを含んでおシ、各チャネルはチューナ、
中間周波増幅段およびビデオ検波器を含んでいる。副チ
ャネルからの情報は圧縮され、副のビデオ信号に同期し
てメモリに貯えられる。

この貯えられた情報は、主のビデオ信号に同期して取シ
出され、予め定められる画像位置において主のビデオ信
号の一部と置き換えられる。このようにして、主のビデ
オ信号によって表わされるものとしての主のビデオ画像
を表示する第１の領域と、副のビデオ信号によって表わ
されるものとしての副のビデオ画像を表示し、通常は第
１の領域よシ小さい第２の領域を有する画像を表わすピ
クチャーインピクチャーのビデオ信号が形成される。

ＮＴＳＣ方式の標準ビデオ信号は、各々が２６２１／１
２本のラインから成る２つのインターレースしたフィー
ルドで構成される５２５本のラインを有する連続フレー
ムから成る。ライン１．３．５、・・・等をｔｔｒ奇ａ
フィールドは、ライン２．４．６、・・・等を含む偶数
フィールドと時間軸上において交互になっており、５２
５本の画像を形成する。例えば、色副搬送波周波数の４
倍の周波数でサンプリングされた処理済みのＮＴＳＣ方
式のサンプル・データ信号は、各ラインに９１０個のサ
ンプルを含んでいる。

副のビデオ信号は、例えば、３つ目のライン毎の３つ目
毎のサンプルだけをメモリに貯えることにより圧縮され
る。従って、圧縮された副の画像情報の各フィールドは
、それぞれ３０３個のサンプルから成る８７本のライン
を含んでいる。圧縮された奇数フィールドは、３つ目毎
の奇数ライン、例えば、ライン１．７．１３、・・・等
からの情報を含んでおり、圧縮された偶数フィールドは
、５２５本のライン画像の中の３つ目毎の偶数ライン、
例えば、ライン４，１Ｏ１１６、・・・等からの情報を
含んでいる。

Ｎ′ｒＳＣ方式の各ビデオ情報フィールドにおいて、２
１本のラインは垂直帰線消去期間（ＶＢＩ）を形成し、
画像情報を含んでいない。これらのラインは、圧縮され
る必要もなく、貯えられる必要もなく、あるいは挿入さ
れた副画像中に表示される必要もない。残りの２４２本
のラインだけが画像情報を含んでおり、副画像を形成す
るために８０（２４２のｌ／３）本のラインに圧縮され
、貯えられ、表示される必要がある。さらに、サンプル
・データのビデオ情報から成る各ラインの約１５０個の
サンプルが水平帰線消去期間（ＨＢＩ　）を形成し、画
像情報を含んでいない。こｎらのサンプルは、圧縮され
てメモリに貯える必要がなく、また挿入された副画像に
表示する必要がない。残りの７６０個のサンプルだけが
画像情報を含んでおり。

副画像を形成するために２５３（７６０の１／’３　）
個のサングルに圧縮しメモリに貯え、表示する必要があ
る。

主のビデオ信号の各フィールドにおいて、隣接する８０
本のラインの隣接する２５３個のす７グルで構成される
部分は、予め貯えられる圧縮されデオ信号の各フィール
ドのライン１８２からライン２６１までのライン〔全部
で８０本のライン〕（Ｄｆ：ｉｆル６０７から８５９ま
でのサンプル（全部で２５３個のサンプル）は、ピクチ
ャーインピクチャーのビデオ信号を形成するために、予
め貯えられた圧縮副ビデオ・サンプルで置き換えられる
。主のビデオ信号の奇数フィールドにおいて、影響され
るラインは、５２５本のピクチャーインピクチャーのビ
デオ信号画像の中のライン３６３゜３６５．３６．７、
・・・５１９および５２１（全部で８０本のライン）で
ある。偶数フィールドにおいて影響を受けるラインは、
５２５本のラインのピクチャーインピクチャーのビデオ
信号画像の中のライン３６４，３６６．３６８、・・・
５２０および５２２（全部で８０本のライン）である。

以上述べたシステムは、副のビデオ信号を表わす予め貯
えられたサンプルをサンプル・データから成る主のビデ
オ信号中に挿入するものである。

あるいは、予め貯えられたサンプルが持続信号に変換さ
れ、持続する主のビデオ信号の対応する部分に挿入させ
てもよい。

副のビデオ信号についての予め貯えられるフィールドが
奇数フィールドからのものであシ、それが主のビデオ信
号の奇数フィールドに挿入され、副のビデオ信号の偶数
フィールドが主のビデオ信号の偶数フィールドに挿入さ
れると、５２５本のラインのピクチャーインピクチャー
のビデオ信号中のライ／３６３．３６４．３６５．３６
６等は、５２５本のラインから成る副のビデオ信号のラ
イン１，４．７．１０等をそれぞれ含んでいる。

しかしながら、副のビデオ信号の予め貯えられるフィー
ルドが偶数フィールドからのものであシ、それが主のビ
デオ信号の奇数フィールドに挿入され、副のビデオ信号
の奇数フィールドが主のビデオ信号の偶数フィールドに
挿入されると、５２５本のラインから成るピクチャーイ
ンピクチャーのビデオ信号のライン３６３，３６４，３
６５．３６６等は、５２５本のラインから成る副のビデ
オ信号のライン４．１．１０，７等をそれぞれ含んでい
る。従って、ピクチャーインピクチャーのビデオ画像中
の副ビデオ画像のインターレースが逆転され、その表示
は目障シなものとなる。この状態は、検出された時、正
しいインターレースが保持されるように修正されなけれ
ばならない。インターレース逆転の状態は、主の奇数／
偶数信号のタイミングと副の奇数／偶数信号とを比較す
ることにより検出することができる。

インターレースの逆転状態は、ピクチャーインピクチャ
ーのビデオ画像中の副のビデオ信号のラインを再構成す
ることにより修正することができる。インターレースの
逆転状態が検出されるとき、挿入画像は次のように構成
される。主のビデオ信号の奇数フィールドに挿入される
ラインは、通常の方法で取シ出され挿入される。しかし
ながら。

偶数フィールドに挿入されるラインの順番は、主のビデ
オ信号に挿入される最初のラインが、最初のラインでは
なくて、予め貯えられた第２番目のラインであるように
変更される。すなわち、インターレースの逆転状態が検
出されたとき、主のビデオ信号の偶数フィールドが走査
されていると、副のビデオ信号のラインｌは、挿入画像
の一番上のラインとして表示されない。その代りに、副
のビデオ信号のライン７が挿入画像の一番上のラインと
して表示される。その結果、５２５本のラインを含むピ
クチャーインピクチャーのビデオ信号のライン３４９．
３５０．３５１．３５２等は。

副のビデオ画像のライン４，７．１０．１３等をそれぞ
れ含んでいる。このシーケンスは正しくインターレース
している。

最近、大きなメモリ容量を有する、すなわち完全な１フ
イールドのビデオ情報を貯えることができるプーアル・
ポートのメモリが入手可能とな広またこのメモリは消費
者用テレビジョン受像機への組み込みが可能な値段であ
る。、（株）日立製作所によシ製造される、２６２，１
４４ワードの４ビツトのフレームメモリ、ＨＭ５３０５
１Ｐは、この種のデュアル・ポートのビデオ用メモリ・
システムである。

このような大きな容量のメモリ・チップにょシ。

以前の小さな容量のメモリ集積回路では得られなかった
使用上の融通性が得られる。

この種のメモリは３つのブロックに再分割されるように
設計されておシ、各ブロックは圧縮された副のビデオ情
報の１フイールドを貯えることができる。圧縮された副
のビデオ情報の連続するフィールドは、これらのブロッ
クにラウントロピン形式で書き込まれる。予め貯えられ
る圧縮された副のビデオ情報のフィールドは、どのブロ
ックについても書込みと読出しが同時に行なわれないよ
うに、同じくラウントロピン形式で谷ブロックから取り
出される。

このＨＭ５３０３１Ｐのメモリは、普通のランダム・ア
クセス・メモリ（ＲＡＭ　）とは異なった動作を行なう
。普通のＲＡＭは、データ入力端子とアドレス入力端子
を含んでいる。サンプルが貯えられるメモリ・ロケーシ
ョンに対応するデータ・サンプルとアドレスの両方が貯
えられる各サンプルについて与えられなければならない
。ＨＭ５３０３１Ｐもデ−タ入力端子と書込みアドレス
端子を含んでいる。

唯１つの書込み開始アドレスが書込みアドレス端子に供
給されると、このメモリは書込み初期アドレスに対応す
るロケーションから始まる順次のメモリ・ロケーション
にサンプルを貯えるために内部的に逐次の連続するアド
レスを発生する。ＨＭ５３０３１Ｐは、さらにデータ出
力端子と読出しアドレス端子を含んでいる。データの取
り出しも同様に行なわれる。読出し開始アドレスが読出
しアドレス端子に供給される。サンプルは、読出し開始
アドレスに対応するロケーションから始まるメモリ中の
順次のロケーションから取シ出される。以下この明細書
において、このようなメモリを自己順序づけ（ｓｅｌｆ
−ｓｅｑｕｅｎｃｉｎｇ　）メモリと呼ぶことにする。

このようなメモリをピクチャーインピクチャーのビデオ
信号発生回路に使用することは望ましいことである。

発明の概要 不発明の原理によるピクチャーインピクチャーのビデオ
信号発生回路は、副のビデオ信号源、副のビデオ信号を
表わす連続するサンプルの発生回路を含んでいる。自己
順序づけメモリは、副のビデオ・サンプルの発生回路に
結合されるデータ入力端子、書込み開始アドレスと読出
し開始アドレスを受け取る入力端子手段、およびデータ
出力端子を含んでいる。薔込み制御回路が自己順序づけ
メモリの入力端子手段に結合され、副のビデオ信号の水
平ライン期間に同期して書込み開始アドレスを発生する
。主のビデオ信号源も設けられている。インターレース
逆転検出回路が主のビデオ信号源と副のビデオ信号源に
結合され、インターレースの逆転状態が検出されたこと
を示す検出信号を発生する。読出し制御回路が自己順序
づけメモリの入力端子手段に結合され、主のビデオ信号
の水平ライン期間に同期して読出し開始アドレスを発生
し、検出信号に応答して変更された読出し開始アドレス
を発生する。ピクチャーインピクチャーの画像を表わす
信号を発生するために、主のビデオ信号と自己順序づけ
メモリからのサンプルとを合成するための手段が設けら
れる。

実施例 すべての図において、処理を実行する各ブロック間の種
々の経路において必要とされる等他用遅延要素は簡単化
のために省略しである。回路設計の技術分野の当業者は
、この種の遅延要素がどこの部分に必要であシ、またそ
れらを適切に組み込む方法を知っている。また、各図に
示すシステムはピクチャーインピクチャーのビデオ信号
を白黒で発生する。この種のシステムを３つ組み合ワせ
ると、ピクチャーインピクチャーのビデオ信号をカラー
で発生させることが出来る。３つのシステムは、ルミナ
ンス信号および２つの色差信号、もしくは赤、緑および
青の色信号で動作する。以下の詳細な説明において、主
および副の両方のビデオ信号はサンプル・データ信号で
あるものと仮定する。主のビデオ信号が持続信号でもよ
く、やけシビデオ信号発生回路は本発明に従って動作す
る。

第１図において、信号＄１０は主のビデオ信号を発生す
る。この信号源１０は、例えば、標準のカラーテレビジ
ョン受像機に見られるように、アンテナ、チューナ、中
間周波増幅段、ビデオ検波器およびルミナンス／クロミ
ナンス分離回路を含んでいる。主のビデオ信号源１ｏの
出力端子は。

主のサンプル発生回路２０の入力端子に結合される。主
のサンプル発生回路２０の出力端子は、副画像挿入回路
３０の第１の入力端子に結合される。

副画像挿入回路３０の出力端子は、ピクチャーインピク
チャーのビデオ信号処理回路４ｏの入力端子に結合され
る。ビデオ信号処理回路４０は、標準のカラーテレビジ
ョン受像機に見られるように。

ビデオ増幅器、受像管および偏向回路を含んでいる。

信号源５０は副のビデオ信号を供給する。副のビデオ信
号源５０は、主のビデオ信号源１０に見られるものと同
様な、例えば、第２のチューナ、中間周波増幅段、ビデ
オ検波器およびルミナンス／クロミナンス分離回路を含
んでいる。副のビデオ信号源５０の出力端子は、副のサ
ンプル発生回路６０の入力端子に結合される。副のサン
プル発生回路６θの出力端子は、自己順序づけメモリ７
０のデータ入力端子に結合される。自己順序づけメモリ
７０のデータ出力端子は、副画像挿入回路３゜の第２の
入力端子に結合される。

副のビデオ信号源５０の出力端子は、副の同期成分分離
回路８０の入力端子にも結合される。副の同期成分分離
回路８０の第１の出力端子は、メモリ７０の書込みクロ
ック入力端子（Ｗ　ＣＬＫ　）に結合される。副の同期
成分分離回路８０の第２の出力端子は、書込みアドレス
発生回路９０の入力端子に結合される。副の同期成分分
離回路８０の第３の出力端子は、インターレース逆転検
出回路１２０の第１の入力端子に結合される。書込みア
ドレス発生回路９０の第１の出力端子は、メモリ７０の
書込みアドレス入力端子（ＷＡＤＲ）に結合される。書
込みアドレス発生回路９０の第２の出力端子は、読出し
アドレス発生回路１１０の第１の入力端子に結合される
。副の同期成分分離回路８０および書込みアドレス発生
回路９００組み合わせは、自己順序づけメモリ７０への
副のビデオ信号サンプルの書込みを制御する回路を構成
する。

主のビデオ信゛号源１０の出力端子は、主の同期成分分
離回路１００の入力端子にも結合される。

主の同期成分分離回路１００の第１の出力端子は、メモ
リ７０の読出しクロック入力端子（ＲＣＬＫ）に結合さ
れる。主の同期成分分離回路１００の第２の出力端子は
読出しアドレス発生回路１１０の第２の入力端子に結合
され、主の同期成分分離回路１００の第３の出力端子は
インターレース逆転検出回路１２０の第２の入力端子に
結合される。

読出しアドレス発生回路１１０の出力端子は、メモリ７
０の読出しアドレス入力端子（ＲＡＤＲ）に結合される
。インターレース逆転検出回路１２０の出力端子は、読
出しアドレス発生回路１１０の第３の入力端子に結合さ
れる。主の同期成分分離回路１００および読出しアドレ
ス発生回路１１０の組合わせは、自己順序づけメモリ７
０からの予め貯えられたサンプルの読出しを制御する回
路を構成する。

動作において、副サンプルの発生回路６０は。

交互に生じる奇数フィールドおよび偶数フィールドから
成る連続フレームとして構成され、副画像を表わす連続
するサンプルを発生する。副サンプルの発生回路６０か
らのサンプルは、副のビデオ信号に同期して自己順序づ
けメモリ７０中の予め定められるロケーションに貯えら
れる。この同期は、副の同期成分分離回路８０の第１の
出力端子からメモリ７０の書込みクロック入力端子（Ｗ
ＣＬＫ）に供給されるクロック信号によシ保持される。

副サンプルの発生回＊６０からのサングルは、クロック
信号が書込みクロック入力端子（Ｗ　ＣＬＫ　）に供給
されるときメモリ７０に貯えられる。クロック信号は、
公知の方法で２行置きのラインの２つ置きのサンプル毎
に発生される。

副のビデオ信号の２行置きのラインだけからのサンプル
が、圧縮された副のビデオ信号の部分として自己順序づ
けメモリに貯えられる。圧縮された副のビデオ信号のサ
ンプルをメモリ中の正確なロケーションに貯えるために
、貯えられる圧縮された副のビデオ信号の各ラインにつ
いて書込みアドレスがメモリ７０に供給される。このア
ドレスは、そのラインの最初のサングルが貯えられるベ
キロケーションに対応する。副のビデオ信号についての
選択されたラインの始まる前に、書込みアドレス発生回
路９０は、そのアドレスをメモリ７０の書込みアドレス
端子（ＷＡＤＲ）に供給する。副のビデオ信号フィール
ドについての選択されたラインのサンプルは、この誓込
み開始ロケーションかｌまる順次のメモリ・ロケーショ
ンに貯えられる。

圧縮された副のビデオ信号画像を表わす自己順序づけメ
モリ７０からのサンプルは、副画像挿入回路３０におい
て適当な主のビデオ信号サンプルの代シに使われる。こ
れらの予め貯えられるメモリ７０からのサンプルの読出
しは、主のビデオ信号源１０と同期がとれている。この
同期は、主の同期成分分離回路１００の第１の出力端子
からメモリ７０の読出しクロック入力端子（ＲＣＬＫ　
）に供給されるクロック信号によシ保持される。クロッ
ク信号が読出しクロック入力端子（ＲＣＬＫ　）に供給
されるとき、す／グルがメモリ７０から読み出され、デ
ータ出力端子に生じる。

先に説明した例において、主のビデオ信号のライン１８
２からライン２６１までのライン（全部で８０本のライ
ン）のサンプル６０７からサンプル８５９までのサング
ル（全部で２５３個のサンプル）は、予め貯えられメモ
リ７ｏから取シ出される圧縮された副のビデオ・サンプ
ルで置き換えられる。主の同期取分分離回路１００中の
カウンタは、主のビデオ信号のラインを計数し、ライン
１８２からライン２６１までのラインが走査されている
とき信号を発生する。別のカウンタは、主のビデオ信号
のライン内のサンプルを計数し、サンプル６０７からサ
ンプル８５９までのサンプルが走査されているとき信号
を発生する。これら２つの信号の同時発生は、副のビデ
オ信号サンプルがメモリ７０から取り出されるべきであ
ることを示す。この同時発生の間、主のビデオ信号のサ
ンｆ　ＩＪング周波数の読出しクロック信号がメモリ７
０に供給される。

メモリ７０からの正しいラインを表わすサングルを取り
出すために、そのラインの最初のサングルのロケーショ
ンに対応する読出しアドレスがメモリ７０に供給されな
ければならない。主のビデオ信号のライン１８２からラ
イン２６１までの名ラインの６０７番目のサンプルより
以前に、読出しアドレス発生回路１１０は、メモリ７０
の読出しアドレス端子（ＲＡＤＲ）にアドレスを供給す
る。

このアドレスは、挿入されるラインについてメモリ７０
中における予め定められる読出し開始ロケーションに対
応する。予め貯えられる副のビデオ信号のサンプルは、
この読出し開始ロケーションから始まる順次のメモリ・
ロケーションから取り出される。

インターレース逆転状態を検出するために、インターレ
ース逆転検出回路１２０は、副と主の同期成分分離回路
８０および１００の第３の出力端子から信号をそれぞれ
受け取る。これらの信号は、対応するビデオ信号の現フ
ィールドが奇数フィールドであるか、あるいは偶数フィ
ールドであるかどうかを示す。インターレース逆転検出
回路１２０は、先に説明したインターレース逆転状態が
検出されたことを示す検出出力信号を読出しアドレス発
生回路１１０に供給する。インターレース逆転検出回路
の一例が第２図に示されておシ、以下に説明する◎ このインターレース逆転検出回路の出力信号に応答して
、読出しアドレス発生回路１１０は、インターレースの
逆転を修正するために１通常の読出し開始アドレスに対
して変更されている読出し開始アドレスを発生する。先
に述べたように、インターレースの逆転状態が検出され
たとき、主のビデオ信号の奇数フィールドに挿入される
ラインについての書込み開始アドレスのシーケンスは変
わらないままであるが、偶数フィールドに挿入されるラ
インについての書込み開始アドレスのシーケンスは、最
初のライン（すなわち、ラインｌ）の代シに予め貯えら
れた第２番目のライン（すなわち、ライン７）に対応す
る書込み開始アドレスで始まる。従って、画像用ビデオ
信号における変更された５２５不のラインから成る画像
のライン３４９．３５０．３５１，３５２等は、それぞ
れ副のビデオ信号のライン４．７．１０．１３等を含ん
でいる。このシーケンスは正しくインターレースしてい
る。このような読出しアドレス発生回路１１０の一例が
第６図に示されておシ、以下に説明する。

第２図は、第１図に示すピクチャーインピクチャーのビ
デオ信号発生回路に使われるインターレース逆転検出回
路１２０の一実施例を示す。第２図において、入力端子
１２５は主の同期成分分離回路１００（第１図）の第３
の出力端子に結合され、現在の主のビデオ・フィールド
が偶数フィールドであるかもしくは奇数フィールドであ
るかを示す信号を受け取る。入力端子１２５は、Ｄ型フ
リッゾフロップ１２２のＤ入力端子および反転回路１２
６の入力端子に結合される。反転回路１２６の出力端子
は、アンドゲート１２４の第１の入力端子に結合される
。Ｄ型フリッグフ・ロッゾ１２２のＱ出力端子は、アン
ドゲート１２４の第２の入力端子に結合される。アンド
ゲート１２４の出力端子は、インターレース逆転検出回
路１２０の出力端子１２９に結合きれる。出力端子１２
９は、読出しアドレス発生回路１１０（第１図）の第３
の入力端子に結合される。入力端子１２７は、副の同期
成分分離回路８０（第１図）の第３の出力端子に結合さ
れ、現在の副のフィールドが偶数フィールドであるか、
あるいは奇数フィールドであるかどうかを示す信号を受
け取る。入力端子１２７は、Ｄ［フリラグフロップ１２
２のクロック入力端子（小さい三角形で示さｎる）に結
合さｎる。

第２図に示すインターレース逆転検出回路の動作は、第
３図に示す波形図を参照することにより良く理解するこ
とができる。先に述べたように。

自己順序づけメモリ７０（第１図）は、１．２．３と符
号が付けらｎた３つのブロックに再分割されるように設
計されている。メモリの各ブロックは、圧縮された副の
ビデオ信号情報の１フイールドを保持するのに十分な容
量を有する。副のビデオ・サンプルの連続するフィール
ドは、メモリ７０の連続するブロックにラウントロピン
方法でｉＦ＠込まれる。第３図において、波形ａ）は、
副のビデオ信号のフィールド時間期間を表わすブロック
に分割されている。各区分内の数字は、その副のビデオ
・フィールドを表わす圧縮されたデータが書き込まれつ
つあるブロック番号を示す。例えば。

最も左端のフィールド時間期間の間に走査されるフィー
ルドはブロック１に書き込まれ、次のフィールドはブロ
ック２に書き込まれ、その次のフィールドはブロック３
に書き込まれるという具合である。波形ｂ）は、主のビ
デオ信号のフィールド時間期間を茨わすブロックに分割
される。各区分内の数字は、ピクチャーインピクチャー
のビデオ信号を形成するために、主のビデオ信号中に挿
入されるデータが読出されるブロックを表わす。例えば
、左端のフィールドはブロック３から読み出され、次の
フィールドはブロック１から読み出され、その次のフィ
ールドはブロック２から読み出されるといった具合であ
る。この読出しブロックと書込みブロックのシーケンス
によシ、どのブロックも書込みと読出しが同時に行なわ
れることはない。

正しい順序づけが保持されるように、書込みアドレス発
生回路９０（第１図）からの情報が、第１図に示される
ように、読出しアドレス発生回路ｉｉｏに供給される。

波形Ｃ）は、副のビデオ信号の奇数／偶数の状態を示す
。左端の副のビデオ信号フィールドは奇数フィールドで
あり、次のフィールドは偶数フィールドであり、以下同
様である。波形ｄ）は、主のビデオ信号の奇数／偶数の
状態を示す。左端の主のビデオ信号フィールドは奇数フ
ィールドであシ、次のフィールドは偶数フィールドであ
り、以下同様である。

波形Ｃ）におけるフィールド時間期間Ａの間、副のビデ
オ信号の奇数フィールドが自己順序づけメモリ７０（第
１図）のブロックｌに書き込まれる。

波形ｄ）においてフィールド時間期間Ｂの間、ブロック
１がメモリ７０から取り出され、主のビデオ信号に挿入
される。しかしながら、主のビデオ信号は偶数フィール
ドを走査している。波形Ｃにおけるフィールド時間期間
Ｃの間、副のビデオ信号の偶数フィールドがブロック２
に書き込まれる。

波形ｄ）の時間期間りの間、ブロック２は主のビデオ信
号の奇数フィールドに挿入される。これらの状況の下に
、副画像のインターレースが反転され、修正が行なわれ
る。先に述べたように、この修正は、主のビデオの偶数
フィールドの間、貯えられた第２番目のラインからメモ
リ７０（第１図）からのサングルの取シ出しを始めるこ
とでもよい。

再び第２図を参照すると、Ｄ凰フリッゾフロッグ１２２
のＤ入力端子における信号の状態は、クロック入力端子
における信号の前縁においてＱ出力端子に保持される（
その反転状態はＱ出力端子に保持される）。第３図を参
照すると、波形Ｃ）はクロック入力端子に与えられ、波
形ｄ）はＤ入力端子に与えられる。波形ｄ）は波形Ｃ）
の前縁毎に論理＠Ｏ＃信号である（小さい矢印で示され
る）。

従って、百出刃端子は論理＠１＃信号である。アンドｆ
−）１２４の入力端子における論理＠１＃の信号によシ
、アンドグー）１２４の他方の入力端子における信号が
通過する。この信号は、主の奇数／偶数の状態信号を反
転したものであシ、波形ｅ）として示される。アンドダ
ート１２４の出力が論理＠１”の信号になると、読出し
アドレス発生回路１１０（第１図）は、変更された読出
し開始アドレスのシーケンスをメモリ７０（第１図）に
供給し、そうでなければ通常の読出し開始アドレス・シ
ーケンスをメモリ７０に与える。

再び第３図を参照すると、波形ｆ）は、波形ｄ）の位相
に対して反対の主のビデオ信号の奇数／偶数位相を示す
。この場合、フィールド時間期間Ｅの間、ブロック１に
予め嘗キ込まれた（波形Ｃ）のフィールド時間期間Ａの
間）奇数フィールドの副のビデオ・サンプルが主のビデ
オの奇数フィールドに挿入される。フィールド時間期間
Ｆの間、ブロック２に予め誓き込まれた（波形Ｃ）のフ
ィールド時間期ｆｉＪｌｌＣＯ間）偶数フィールドの副
のビデオ・サンプルが主ビデオの偶数フィールドに挿入
される。これらの状況下においては、何ら修正は必要と
されない。

この場合、波形Ｃ）は、Ｄ型フリッグフロツプ１２２の
クロック入力端子に与えられ、波形ｆ）はＤ入力端子に
与えられる。波形ｆ）は波形Ｃ）の前縁毎に論理“１”
の信号である。従って、互出力端子は論４＠０＃の信号
である。アンドダート１２４は非作動化され、その出力
端子に波形ｇ）で示される論理＠０＃の信号を発生する
。従って、読出しアドレス発生回路１１０は、通常の読
出し開始アドレスのシーケンスだけを発生する。

第４図は、第１図に示すピクチャーインピクチャーのビ
デオ信号発生回路で使われる書き込みアドレス発生回路
９０の一実施例を示す。第４図および第６図において、
太い線は多ビットのディジタル信号路を表わし、細い線
は単一ビットのディジタル信号路を表わす。書き込みア
ドレス発生回路９０は、貯えるべき圧縮された副のビデ
オ信号の各ラインについて書き込み開始アドレスを自己
順序づけメモリ７０（第１図）に供給する。第１図の副
の同期成分分離回路８０は、２つの成分、すなわち、水
平同期成分ＨＡＵＸおよび垂直同期成分Ｖ　ＡＵＸを有
する信号を供給する。

第４図において、入力端子９１は副の同期成分分離回路
８０（第１図）に結合され、水平同期成分ＨＡＵＸを受
け取る。入力端子９１は、３で割るカウンタ９２のクロ
ック入力端子（小さな三角で示される）に供給される。

３で割るカウンタ９２の出力端子は、ライン・アドレス
・カウンタ９４のクロック入力端子に結合される。ライ
ン・アドレス・カウンタ９４の出力端子９５は、自己順
序づけメモリ（第１図）の誉き込みアドレス端子（Ｗ　
ＡＤＲ）に結合され、圧縮された副のビデオ信号の各ラ
インについての書き込み開始アドレスを伝達する。

また、入力端子９３も副の同期成分分離回路８０（第１
図）に結合され、垂直同期成分Ｖ　ＡＵＸを受け取る。

入力端子９３＃、、３′！で計数するカウンタ９６の入
力端子およびライン・アドレス・カウンタ９４のロード
入力端子ＬＤに結合される。３まで計数するカウンタ９
６の出力端子９７は、ブロック開始アドレス発生回路９
８および読出しアドレス発生回路１１０（第１図）に結
合される。ブロック開始アドレス発生回路９８の出力は
、ライン・アドレス・カウンタ９４のＪＡＭ入力端子に
結合される。

第４図の書き込みアドレス発生回路９０は、先に述べた
ＨＭ５３０５１Ｐメモリ・チップと組み合わさって、圧
縮された副のビデオ情報を表わすサンプルを以下のよう
な方法でメモリ・ロケーションに割シ当てるように構成
されている。ＨＭ５３０５１　Ｐなる自己順序づけメモ
リは、各メモリ・ロケーションに３２個のサンプルから
成るグループを貯える。

先に述べたように、圧縮された副のビデオ情報の各ライ
ンは３０３個のサンプルから成る。従って、圧縮された
副のビデオ情報の各ラインを貯えるためには、１０個の
メモリ・ロケーションが必要である。同じく先に述べた
ように、各々が８７本のラインから成る１フイールドを
貯えることのできるメモリの３つの１０ツクが、圧縮さ
れた副のビデオ情報を貯えるように割シ当てられる。

第５図において、自己順序づけメモリ７０（第１図）に
おいて選択されたメモリ・ロケーションは長方形で示さ
れる。このメモリ・ロケーションに対応するアドレスは
、そのロケーションヲ表わす長方形内の値で示される。

長方形の各列は、１０個の順次のメモリ・ロケーション
を表わし、圧縮された副のビデオ情報の１ラインを貯え
るのに十分である。メモリ・ロケーションのＯ〜９を表
わす一番上の列は、ブロック１に貯えられる圧縮された
副のビデオ情報の１フイールドの最初の水平ライン（す
なわち、フィールドｎのライン１）を表わすサンプルを
保持するように割シ当てられる。

メモリ・ロケーションの１０から１９までを表わす第２
査目の列は、ブロック２に貯えられる圧縮された副のビ
デオ情報のライン１（すなわち、フィールドｎ　＋　１
のライン１）を表わすサンプルを保持するように割シ当
てられる。また、第３査目の列は、ブロック３のライン
１（すなわち、フィールドｎ＋２のライン１）を表わす
サングルを保持するように割り当てられる。

メモリ・ロケーション３２から４１を表わす第４番目の
列は、ブロック１に貯えられる圧縮された副のビデオ情
報のフィールドの第２番目のラインを表わすサンプルを
保持するように割シ当てられる。第５番目の列は、ブロ
ック２のライン２を表わすサンプルを保持するように割
シ当てられ、第６査目の列は、ブロック３のライン２を
表わすサンプルを保持するように割シ当てられる。この
・母ターンは８７本のすべてのラインについて続く。

アドレス３０および３１に対応する２つのメモリ・ロケ
ーションは、圧縮された副のビデオ・サンプルを貯える
ように割シ当てられない。アドレス６２および６３に対
応するメモリ・ロケーションも圧縮された副のビデオ・
サングルを貯えるように割シ当てられない。２つのメモ
リ・ロケー７、ンは、圧縮された副のビデオ信号につい
ての３本のライン毎に割シ当てられないままである。

圧縮された副のビデオ情報の１フイールドが自己順序づ
けメモリ７０（第１図）のブロック１に誉き込まれるべ
き時、書込みアドレス・カウンタ９０は、値０を有する
アドレス信号を最初に発生する。これは、ブロック１の
ライン１における３２個のサンプルから成る第１のグル
ープを貯えるように割シ当てられるロケーションに対応
するアドレスである（第５図参照）。自己順序づけメモ
リ７０は、それ以上のアドレス情報を必要とすることな
く、アドレス０からアドレス９に対応する順次のロケー
ションに次の３０３個のサンプルを貯える。その圧縮さ
れたフィールドの第２査目のラインの開始前に、書込み
アドレス発生回路９ｏは、値３２を有するアドレス信号
、すなわち、ブロック１のライン２における第１のサン
プル・グループを貯えるように割り当てられるロケーシ
ョンに対応するアドレスを発生する。次の３０３個のサ
ンプルは、ロケ−７ヨ７３２〜ロケーシヨン４１に貯え
られる。圧縮された副のビデオ情報の順次の各ラインの
前に発生されるアドレス信号の値は。

前ラインの値よシ３２だけ大きい。

圧縮された副のビデオ情報のラインがブロック２に書き
込まれている時、書き込みアドレス発生回路９０は、最
初に値１０を有するアドレス信号を発生する。このフィ
ールドのライン１を表わすサンプルは、アドレス１０〜
アドレス１９に対応する順次のロケーションに貯えられ
る。後ニ続くライン毎に、アドレス信号の値は３２だけ
増加される。従って、ブロック２の第２番目のラインを
表わすサンプルは、アドレス４２に対応するロケーショ
ンから始まる順次の１０個のロケーションに貯えられ、
以下同様である。

再び第４図を参照すると、動作において、信号Ｖ　ＡＵ
Ｘに対応する３まで計数するカウンタ９６は、現フィー
ルドが貯えられるブロックの査号を表わす信号を発生す
る。例えば、３まで計数するカウンタは、値ｌ、２，３
を順次〈シ返す２ビツトの２進信号を発生する。ブロッ
ク開始アドレス発生回路９８は、先に述べたように、そ
のブロックにおける最初のラインに割シ当てられる最初
のメモリ・ロケーションに対応する開始アドレスを発生
する。３まで計数するカウンタ９６の出力が１のとき、
開始アドレスは０であシ、３まで計数するカウンタ９６
の出力が２のと＠、開始アドレスは１０で６Ｄ、３まで
計数するカウンタ９６の出力が３のとき、開始アドレス
は２０である。

ブロック開始アドレス発生回路９８は、３まで計数する
カウンタ９６の出力端子に結合されるアドレス入力端子
とライン・アドレス・カウンタ９４のＪＡＭ入力端子に
結合されるデータ出力端子を有し、アドレス１，２，３
に対応するメモリ・ロケーション中に予めグロダラムさ
れる。関連する所定の開始アドレス値を有する読出し専
用メモリ（ＲＯＭ　）でよい。あるいは、ブロック開始
アドレス発生回路９８は、３まで計数するカウンタ９６
の２ビツト出力から予め定められる開始アドレスを発生
する組み合わせ論理回路でもよい。

各々の副ビデオ信号フィールドの開始時に、ブロック開
始アドレス、発生回路９８からの開始アドレスは、副の
垂直同期信号Ｖ　ＡＵＸに対応してライン・アドレス・
カウンタ９４に入力される。ライン・アドレス・カウン
タ９４の出力は、この予め定められる値と同じものにな
る。

分局器９２は、圧縮された副のビデオ信号の２行置きの
ラインの始まシにおいてクロック・パルスを発生する。

ライン・アドレス・カウンタ９４は、このカウンタ・パ
ルスにより、その出力端子における信号の値を３２だけ
増加させる。このようにして、第４図の誓込みアドレス
・カウンタ９０は、先に述べたメモリ割り当て方法を実
行するために、適当な値を有するアドレス信号を発生す
る。

ライン・アドレス・カウンタ９４は、例えば、２進カウ
ンタおよび５ビツトのラッチで構成される。５ビツトの
ラッチは、ライン・アドレス・カウンタ９４のＪＡＭ入
力端子に結合される入力端子。

ライン・アドレス・カウンタ９４の入力端子ＬＤに結合
されるクロック端子を有する。５ビツトのラッチの出力
端子は、ライン・アドレス・カウンタ９４の出力端子の
下位５ビツトに結合される。

２進カウンタＣＮＴＲは、ライン・アドレス・カウンタ
９４の入力端子（ＬＤ）に結合されるクリア入力端子（
ＣＬＲ）およびライン・アドレス・カウンタ９４のクロ
ック入力端子に結合されるクロック入力端子を有する。

この２進カウンタの出力端子ハ、ライン・アドレス・カ
ウンタ９４の残すの上位ビットに結合される。

動作において、５ビツトのラッチはブロック開始アドレ
ス発生回路９８の出力を受け取るように結合される。先
に述べたように、ブロック１の場合、開始アドレスは０
、すなわち５ビツトの２進形式で−ｏｏｏｏｏ”で６！
り、ブロック２の場合、開始アドレスは１０．すなわち
２進５ピツトで″０１０１０”であシ、ブロック３の場
合、開始アドレスは２０．すなわち２進５ビツトで＠１
０１００”である。副の垂直同期信号が発生すると、５
ビツトの適当な２進値が５ビツトのラッチに保持され、
書込み開始アドレスの下位５ビツトになる。それと同時
に、２進カウンタＣＮＴＲが計数値Ｏにクリアされる。

その結果得られる書き込み開始アドレスは０，１０．６
るいは２０が適当なもＯ゛である。

谷クロック信号が２進カウンタＣＮＴＲのクロック入力
端子に発生する度に、その出力値は１だけ増加する。下
位５ビツトが５ビツトのラッチから供給されるので、２
進カウンタＣＮＴＲからの出力が１だけ増加すると、誓
込み開始アドレスの値は３２だけ増加する。このように
して、この構成にょシ、第５図に示すメモリ割シ当て方
法に必要な初期アドレスのシーケンスが入力信号および
クロック信号に応答して発生される。

第６図は、第１図に示すピクチャーインピクチャー信号
の発生回路に使われる読出しアドレス発生回路１１０を
示す。第６図において、入力端子１１１．１１３．およ
び１１９は全て主の同期成分分離回路１００（第１図）
に結合される。入力端子１１１は、水平同期成分信号Ｈ
ＭＡＩＮを受け取シ、垂直エネーブル信号発生回路１１
２の第１の入力端子とライン・アドレス・カウンタ１１
４のクロック入力端子に結合される。入力端子１１３は
、垂直の同期成分信号ＶＭＡＩＮを受け取シ、ライン・
アドレス・カウンタ１１４のロード入力端子Ｗに結合さ
れる。入力端子１１９は、垂直帰線消去信号Ｖ　ＢＬＮ
Ｋ　ＭＩＮを受け取シ、垂直エネーブル信号発生回路１
１２の第２の入力端子に結合される。垂直エネーブル信
号発生回路１１２の出力端子は、ライン・アドレス・カ
ウンタ１１４のエネ−プル入力端子（８）に結合される
。ライン・アドレス・カウンタｌ１４の出力端子１１４
’は、メモリ７０（第１図）の読出しアドレス入力端子
（ＲＡＤＲ）に結合される。

入力端子１１５は書込みアドレス発生回路９゜（第１図
）に結合される。入力端子１１５Ｉｉ遅延要素１１６０
入力端子に結合される。遅延要素１１６の出力端子はブ
ロック開始アドレス発生回路１１８の入力端子に結合さ
れる。ブロック開始アドレス発生回路１１８の出力端子
は、ライン・アドレス・カウンタ１１４のＪＡＭ入力端
子に結合される。入力端子１１７は、インターレース逆
転検出信号１２０（第１図）の出力端子に結合される。

入力端子１１７はライン・アドレス・カウンタ１１４の
修正用エネーブル入力端子ＣＫ結合さｎる。

動作において、遅延要素１１６は、第３図の波形ａ）に
示されるブロック番号のシーケンスに対応する信号を受
け取シ、第３図の波形ｂ）に示されるブロック番号のシ
ーケンスに対応する信号を発生する。遅延要素１１６か
らの出力信号は、予め貯えられる圧縮された副のビデオ
情報が収シ出されるメモリのブロック番号を表わす。ブ
ロック開始アドレス発生回路１１８は、書込みアドレス
発生回路９０（第４図）のブロック開始アドレス発生回
路９８について先Ｖｒ−説明したものと同様な方法でメ
モリのブロック番号に対応する所定の開始アドレス（す
なわち、０．１０、あるいは２０）を発生する。主のビ
デオ情報の新しいフィールドの開始を示す主の垂直の同
期信号Ｖ　ＭＡＩＮは、すべての主の垂直走査期間の開
始時に、ブロック開始アドレス発生回路１１８からの開
始アドレスを入力するようにライン・アドレス・カウン
タ１１４を条件づける。この開始アドレスは最初の読出
し開始アドレスを定める。

垂直エネーブル信号発生回路１１２は、ライン・アドレ
ス・カウンタ１１４用のエネー１／Ｉ／信号を発生する
。このエネーブル信号は、主のビデオ信号が、予め貯え
られる副のビデオ信号情報が挿入されるライン１８２〜
ライン２６１を走査している間に発生される。ライン・
アドレス・カウンタ１１４が作動化される時間の間、主
のビデオ情報の新しいラインの開始を示す主、の水平同
期成分信号ＨＭＡＩＮのクロックによシライン・アドレ
ス・カウンタは増加でれる。ライン・アドレス・カウン
タ１１４は、第４図に示す薔込みアドレス発生回路９０
のライン・アドレス・カウンタ９４の場合と同様に３２
だけ増加する。ライン・アドレス・カウンタ１１４の出
力は、主のビデオ信号中に挿入される、予め貯えられる
圧縮された副のビデオ情報の次のラインについての読出
開始アドレスである。一度このアドレスが自己順序づけ
メモリ７０（第１図）に供給されると、予め貯えられる
次に続く副のビデオ・サンプルが、それ以上のアドレス
情報を必要とすることすく、メモリ７０の順次のメモリ
・ロケーションから取り出される。

ライン・アドレス・カラ／り１１４の修正エネーブル入
力端子Ｃにおける逆転検出信号が論理“Ｏ”の信号のと
き、ライン・アドレス・カウンタ１１４は第４図のライ
ン・アドレス・カウンタ９４と同様な動作を行なう。し
かしながら、逆転検出信号が論理“１″の信号のとき、
取シ出しが最初のラインではなくて、予め貯えられる第
２番目のラインから開始するように読出し開始アドレス
・のシーケンスは変更される。第５図を参照すると、逆
転検出信号が論理＠ｌ”の信号のとき、最初の読出し開
始アドレスは、０．１０．６るいは２０の代シに３２．
４２、あるいは５２である（どのメモリ・ブロックが取
り出されるフィールド情報を含んでいるかに依る）。

ライン・アドレス・カウンタ１１４の構成は、第４図の
ライン・アドレス・カウンタ９４と同様のものでよい。

５ビツトのラッチが含まれており、同様に結合される。

クリア可能なカウンタの代シに、プリセット可能な２進
カウンタＣＮＴＲが宮まれている。ライン・アドレス・
カウンタ１１４のエネーブル端子（目、クロック入力端
子およびロード（ＬＤ）入力端子は、グリセット可能な
２進カクンタＣＮＴＲのエネーブル端子、クロック端子
およびロード端子にそれぞれ結合される。ライン・アド
レス・カウンタ１１４の修正エネーブル入力端子Ｃは、
プリセット可能な２進カウンタＣＮＴＲのＪＡＭ入力端
子の最下位ビットに結合される。プリセット可能な２進
カウンタＣＮＴＲのＪＡＭ入力端子の残シのビットは、
すべて論理″″０＃の信号源に結合される。

動作において、逆転検出信号が論理＠０”ならば、プリ
セット可能な２進カウンタは、主のビデオ信号の各フィ
ールドの始まシにおいて、０から計数を開始する。読出
し開始アドレスのシーケンスは、第４図の書込みアドレ
ス発生回路により発生される書込み開始アドレスのシー
ケンスと同様である。

逆転検出信号が論理“１″の信号ならば、プリセット可
能な２進カウンタＣＮＴＲは、主のビデオ信号の各フィ
ールドの始１シにおいて、１から計数を開始する。読出
し開始アドレスは、５ビツトのランチがブロック１に相
当する０を含んでいると３２であり、５ビツトのラッチ
がブロック２に相当する１０を含んでいると４２であシ
、５ビツトのラッチが１０ツク３に対応する２０を含ん
でいると５２である。、プリセット可能な２進カウンタ
ＣＮＴＲによシ受け取られるクロック・ノ４ルス毎に１
だけ増加され、それによって読出し開始アドレスが３２
だけ増加される。この変更された読出し開始アドレスの
シーケンスによシ、先に述べた方法でインターレース逆
転の問題が解決される。

第７図は、第６図の読出しアドレス発生回路１１０に使
われる垂直エネーブル信号発生回路１１２の一実施例を
示す。垂直エネーブル信号発生回路１１２は、副のビデ
オ画像が挿入される主のビデオ信号の８０本のラインが
現在走査されていることを示す信号を発生する。この信
号は第６図に示す読出しアドレス発生回路１１０のライ
ン・アドレス拳カウンタ１１４を作動するために使われ
る。作動されるまで、ライン・アドレス・カウンタ１１
４は、このデータが最初に取シ出されるメモリ・ブロッ
クにおけるライン、すなわち、第１図のインターレース
逆転検出信号１２０からの逆転検出信号の状態に依存し
て、予め貯えられる第１もしくは第２のラインの最初の
サンプルを貯えているメモリ・ロケーションのアドレス
＝に発生する。作動されると、ライン・アドレス・カウ
ンタは、主のビデオ信号の順次の各ラインにおいて３２
だけ増加される。このようにして、ライン・アドレス・
カウンタは、予め貯えられる圧縮された副のビデオ情報
の対応するラインの最初のサンプルを貯えているメモリ
・ロケーションに対応するアドレスを発生する。

第７図において、入力端子１１２１および１１２３は主
の同期成分分離回路１００に結合される。入力端子１１
２１は水平同期信号ＨＭＡＩＮを受け取る。

入力端子１１２３は垂直帰線消去信号Ｖ　ＢＬＮＫ　Ｍ
ＡＩＮを受け取る。入力端子１１２１は８０で□割るカ
ウンタ１１２２のクロック入力端子に結合される。８０
で割るカウンタ１１２２の出力端子は３で割るリング・
カウンタ１１２４のクロック入力端子に結合される。リ
ング・カウンタ１１２４は３つの出力端子ＱＡ　、　Ｑ
ａ　、　Ｑｃを含んでいる。出力端子ＱＡＩＩ′ｉアン
ドグー）１１２９の第１の入力端子に結合される。出力
端子ＱＢおよびＱｃＨ１選択スイッチ１１２６の入力抱
子ＢおよびＣにそれぞれ結合される。選択スイッチ１１
２６の出力端子は、出力端子１１２５に結合される。出
力端子１１２５は、ライン・アドレス・カウンタ１１４
（第６図）のエネーブル入力端子（６）に結合される。

入力端子１．１２３は、８ｏで割るカウンタ１１２２お
よびリング・カウンタ１１２４の各リセット端子（６）
、および反転回路１１２８の入力端子に結合される。反
転回路１１２８の出力端子はアンドグー）１１２９の第
２の入力端子に結合される゛。アンドゲート１１２９の
出力端子は選択スイッチ１１２６の入力端子に結合され
る。

動作において、主の垂直帰線消去信号Ｖ　ＢＬＮＫ蒐工
Ｎは、主のビデオ信号の谷フィールドの最初の２１本の
ラインの間、主のビデオ信号の垂直帰線消去期間（先に
ＶＢＩで示した）が走査されていることを示す論理′ｌ
”の信号であシ、そうでなければ論理′０”の信号であ
る。この信号は、８０で割るカウンタ１１２２をＯにリ
セットするように条件づけ、リング・カウンタ１１２４
が出力（Ｑ＾＋ＱＢｙＱｃ　）に（１，０，０）の論理
信号全発生するように条件づける。垂直帰線消去期間の
間１反転回路１１２９の出力は、アンドダート１１２９
の他方の入力端子における信号の状態に関係なくアンド
グー）　１１２９が論理″０”の信号を発生するように
条件づける論理″″０＃の信号である。このようにして
、選択スイッチ１１２６の入力端子Ａ、Ｂ、Ｃにおける
信号は、垂直帰線消去期間の間すべて論理＠０＃の信号
である。垂直帰線消去期間の後、主の垂直帰線消去信号
は論理“０＃の信号である。反転回路１１２８の出力は
論理１１”の信号となシ、これによ゛リアンドｒ−ト１
１２９は、リング・カウンタ１１２４の出力端子ＱＡか
らの信号を選択スイッチ１１２６の入力端子に通過させ
るように条件づける・垂直帰線消去期間（すなわち、ラ
イン２２〜ライン１０１）の後、最初の８０本のライン
の間、選択スイッチ１１２６の入力端子（Ａ、Ｂ、Ｃ）
は、論理信号（１，０，０）ｔ−それぞれ受け取る。主
の水平同期成分ＨＭＡＩＮによシ、８０で割るカウンタ
は、主のビデオ信号のすべての水平ラインの始まシにお
いて増加される。主のビデオ信号の８０本のラインが８
０で割るカウンタ１１２２で計数された後、カウンタ・
ノぐルスがリング・カウンタ１１２４に供給される。次
いで、入力端子（Ａ、　Ｂ、Ｃ）における論理信号は、
論理信号（０，１，０）をそれぞれ受け取る。これらの
論理信号は次の８０本のライン（すなわち、ライン１０
２〜ライン１８１）の間そのままの状態である。さらに
８０本のラインが８０で割るカウンタ１１２２により計
数された後、もう１つのクロック・ノＪ？ルスがリング
・カウンタに供給される。次いで、選択スイッチ１１２
６および入力端子（Ａ、Ｂ、Ｃ）は論理信号（０，０，
１）をそれぞれ受け取る。これらの論理信号は、次の８
０本のライン（すなわち、ライン１８２〜ライン２６１
）の間このままの状態である。従って、ピクチャーイン
ピクチャー画像の上部の第３番目の間、入力端子Ａは論
理″′１”の信号を受け取り、そうでないときは論理″
″０”の信号を受け取る。入力端子Ｂは、ピクチャーイ
ンピクチャー画像の真中の第３番目の間、論理″″ｌ”
の信号を受け取シ、入力端子Ｃは、ピクチャーインピク
チャー画像の下部の第３番目の間、論理＠１＃の信号を
受け取シ、さもなければ論理″″０”の信号を受け取る
。選択スイッチ１１２６は、入力端子Ａ。

ＢもしくはＣの中の１つを出力端子１１２５に結合させ
る。ピクチャーインピクチャーのビデオ画像中の副のビ
デオ画像の垂直位置は、選択スイッチ１１２６の位置に
依存して、ピクチャーインピクチャー画像の上部、中部
、るるいは下部の第３番目のものの中のどれかの間、読
出しアドレス・カウンタ１１０（第６図）のライン・ア
ドレス・カウンタ１１４を作動化することによシ選択さ
れる。

特許請求の範囲において、自己順序づけメモリという用
語は、最後に受け取った書込みアドレスに対応するロケ
ーションから始まる順次のメモリ・ロケーションにサン
プルを貯え、最後に受け取った読出しアドレスに対応す
るロケーションから始まる順次のメモリ・ロケーション
からサングルを取シ出すメモリである。

【図面の簡単な説明】

第１図は、本発明によるインターレース逆転修正回路を
用いるピクチャーインピクチャーの画像信号発生回路の
例示的な一実施例のブロック図である。 第２図は、第１図に示すピクチャーインピクチャーのビ
デオ信号発生回路に使われるインターレース逆転検出回
路の論理回路図である。 第３図は、第２図に示すインターレース逆転検出回路を
用いる第１図のピクチャーインピクチャーのビデオ信号
発生回路の動作を理解するのに有用なタイミング図であ
る。 第４図は、第１図に示すピクチャーインピクチャーのビ
デオ信号発生回路に使われる書込みアドレス発生回路の
一実施例のブロック図でるる。 第５図は、第１図に示すピクチャーインピクチャづビデ
オ信号発生回路に対して取シ得るメモリ割シ当て方法を
示すメモリ割シ当て図である。 第６図は、第１図に示すピクチャーインピクチャーのビ
デオ信号発生回路に使われる本発明による読出しアドレ
ス発生回路のブロック図でるる。 ｉ＠７図は、第６図に示す読出しアドレス発生回路に使
われる垂直エネーブル信号発生回路のプロツク図である
。 １０・・・主のビデオ信号源、３０・・・副画像挿入回
路、５０・・・副のビデオ信号源、６０・・・副のサン
プル発生回路、７０・・・自己順序づけメモリ、８０・
・・副の同期成分・分離回路、９０・・・書込みアドレ
ス発生回路、１００・・・主の同期成分分離回路、１１
０・・・読出しアドレス発生回路、１２０・・・インタ
ーレース逆転検出回路。 ％許出ｄ人　アールシーエーライセンシングコーポレー
ショ７代理入　　渡　辺　勝　徳 華！図

Claims (1)

【特許請求の範囲】
1. （１）副のビデオ信号源と、 前記副のビデオ信号を表わす一連のサンプルを発生する
   サンプル発生手段と、 前記サンプル発生手段に結合されるデータ入力端子、書
   込み開始アドレスを受け取る書込みアドレス入力端子、
   データ出力端子、および読出し開始アドレスを受け取る
   読出しアドレス入力端子を有する自己順序づけメモリと
   、 前記副のビデオ信号源および前記自己順序づけメモリの
   前記書込みアドレス入力端子間に結合され、前記副のビ
   デオ信号の水平ライン期間に同期して一連の書込み開始
   アドレス信号を発生する書込み制御回路と、 主のビデオ信号源と、 前記主および副のビデオ信号源に結合される各入力端子
   、および出力端子を有し、インターレースの逆転状態が
   検出されたことを示す逆転検出信号を発生するインター
   レース逆転検出回路と、前記主のビデオ信号源および前
   記自己順序づけメモリの前記読出しアドレス入力端子間
   に結合され、前記インターレース逆転検出回路の前記出
   力端子に結合される検出信号入力端子を有し、前記主の
   ビデオ信号の水平ライン期間に同期して一連の読出し開
   始アドレス信号シーケンスを発生し、前記逆転検出信号
   に応答して変更された一連の読出し開始アドレス信号シ
   ーケンスを発生する読出し制御回路と、 前記自己順序づけメモリの前記データ出力端子および前
   記主のビデオ信号源に結合され、ピクチャーインピクチ
   ャーのビデオ信号を発生する手段とを含む、ピクチャー
   インピクチャーのビデオ信号発生回路。