KR960011306B1 - 픽쳐-인-픽쳐 비디오 신호 발생기 - Google Patents

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글렌 에이취. 브르스틀
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Abstract

내용 없음.

Description

픽쳐-인-픽쳐 비디오 신호 발생기
제1도는 본 발명에 따른 비월 반전 보정기(interlace inversion corrector)를 이용한 픽쳐-인-픽쳐 비디오 신호 발생기 (picture-in-picture video signal generator)실시예의 블럭도.
제2도는 제1도에 도시된 픽쳐-인-픽쳐 비디오 신호 발생기에 사용될 수도 있는 비월 반전 검출기의 논리도.
제3도는 제2도에 도시된 비월 반전 검출기를 사용하는 제1도의 펴쳐-인-픽쳐 비디오 신호 발생기의 동작을 이해하는데 유용한 타이밍도.
제4도는 제1도에 도시된 픽쳐-인-픽쳐 비디오 신호 발생기에 사용될 수도 있는 기록 어드레스 발생기의 한 실시예의 블럭도.
제5도는 제1도에 도시된 피쳐-인-픽쳐 비디오 신호 발생기에 대해 가능한 메모리 할당 방법을 도시한 메모리 할당도.
제6도는 제1도에 도시된 픽쳐-인-픽쳐 비디오 신호 발생기에 사용될 수도 있는 본 발명에 따른 판독 어드레스 발생기의 블럭도.
제7도는 제5도에 도시된 판독 어드레스 발생기에 사용될 수도 있는 수직 인에이블 신호 발생기의 블럭도.
* 도면의 주요부분에 대한 부호의 설명
10 : 주 비디오 신호원 30 : 부 화상 삽입 회로
40 : 픽쳐-인-픽쳐 비디오 신호 처리기 50 : 부 비디오 신호원
60 : 부 샘플 발생기 100 : 주 동기 성분 분리기
본 발명은 비디오 신호 시스템에 주 및 부 화상(main and auxiliary pictures)의 부적당한 비월 상태(improper interlacing)를 수정해서, 주 화상과 부 화상 둘다를 동시에 나타내는 신호를 발생시키기 위한 장치에 관한 것이다.
공지된 픽쳐-인-픽쳐 텔레비젼 수상기(picture-in-picture television receivers)는 동조기 중간 주파중 폭단, 비디오 검출기를 각각 포함하는 2개의 비디오 신호 채널, 즉, 주 및 부 채널을 포함한다. 부 채널로부터의 정보는 압축되어 부 비디오 신호와 동기로 메모리에 기억된다. 상기 기억된 정보는 주 비디오 신호와 동기로 검색되어 선정된 화상 위치에서 주 비디오 신호의 일부와 대체된다. 이와 같은 방식으로, 주 비디오 신호에 의해 표시될시에, 주 비디오 화상을 디스플레이하는 제1의 영역과 부 비디오 신호에 의해 표시될시에 부 비디오 화상을 디스플레이하며 통상은 상기 제1의 영역보다 작은 제2의 영역을 가진 화상을 표시하는 픽쳐-인-픽쳐 비디오 신호가 형성된다.
NTSC 방식의 표준 비디오 신호는 각각 262½개의 라인의 2개의 비월 필드로 구성된 525개의 라인의 연속한 프레임으로 구성된다. 라인 1,3,5... 등을 포함하는 기수 필드는 라인 2,4,6,... 등을 포함하는 우수 필드와 시간축상에서 교호하여 525개의 라인 화상을 형성한다. 예를 들어, 칼라 부 반송파 주파수의 4배의 주파수로 샘플화된 NTSC 방식의 샘플 데이타 신호는 각 라인에 910개의 샘플을 포함한다.
부 비디오 신호는 예를 들어 매 세번째 라인의 매 세번째 샘플만을 메모리에 기억시키므로 압축된다. 따라서, 압축된 부 화상 정보의 각 필드는 각각 303개의 샘플로 구성된 87개의 라인을 구비한다. 기수 압축 필드는 매 세번째 기수 라인, 예를 들어 라인 1,7,13,... 등으로부터의 정보를 포함할 수도 있고, 우수 압축 필드는 525개의 라인 화상중에서 매 세번째 우수라인, 예를 들어 라인 4, 10, 16,... 등으로부터의 정보를 포함할 수도 있다.
NTSC 방식의 각각의 비디오 정보 필드에 있어서, 21개의 라인은 수직 귀선소거 기간(vertical blanking interval: VBI)을 형성하고 화상 정보를 포함하지 않는다. 이들 라인은 압축될 필요가 없거나, 기억될 필요가 없거나 또는, 삽입될 부화상에 디스플레이될 필요가 없다. 나머지 242개의 라인만은 화상 정보를 포함하고 80개의 라인(242의 1/3)으로 압축되며, 기억되고, 디스플레이되어 부 화상을 형성한다. 또한, 샘플 데이타 비디오 정보로 구성된 각 라인의 대략 150개의 샘플은 수평 귀선소거 기간(horizontal blanking interval: HBI)을 형성하고 화상 정보를 포함하지 않는다. 이들 샘플은 압축될 필요가 없거나, 메모리에 기억될 필요가 없거나 또는, 삽입된 부 화상에 디스플레이될 필요가 없다. 나머지 760개의 샘플만은 화상 정보를 포함하고 253개의 샘플(760의 1/3)로 압축되어 메모리에 기억되고, 부 화상을 형성하기 위해 디스플레이될 필요가 있다.
주 비디오 신호의 각 필드에 있어서, 인접한 80개의 라인의 인접한 253개의 샘플로 구성된 부분은 압축된 부 샘플의 사전 기억된 필드로 대체된다. 만약 이들 부분이 하단 우측코너에 위치되는 경우, 예를 들어 주 비디오 신호의 각 필드의 라인(182 내지 261; 총 80개의 라인)의 샘플(607 내지 859; 총 253개의 샘플)은 사전에 기억된 압축 부 비디오 샘플로 대체되어 픽쳐-인-픽쳐 비디오 신호를 형성한다. 주 비디오 신호의 기수 필드에 있어서, 영향을 받은 라인은 525개의 라인의 픽쳐-인-픽쳐 비디오 신호 화상의 라인(363,365,367,...519 및 521; 총 80개의 라인)이다.
전술된 시스템은 부 비디오 신호를 나타내는 사전에 기억된 샘플을 샘플 데이타 주 비디오 신호에 삽입한다.
대안으로, 사전에 기억된 샘플이 연속한 신호로 변환되어 연속한 주 비디오 신호의 대웅하는 부분에 삽입될 수도 있다.
만약 부 비디오 신호중에서 사전 기억된 필드가 기수 필드로부터 나오고, 상기 사전 기억된 필드가 주 비디오 신호의 기수 필드에 삽입이 되고 부 비디오 신호의 우수 필드가 주 비디오 신호의 우수 필드에 삽입되면, 525개의 라인의 픽쳐-인-픽쳐 비디오 신호중의 라인(363,364,365,366)등은 525개의 라인의 부 비디오 신호중의 라인(1,4,7, 10)등을 각기 포함한다.
그러나 만약 부 비디오 신호의 사전 기억된 필드가 우수필드로부터 나오고 그것이 주 비디오 신호의 기수 필드에 삽입되고, 부 비디오 신호의 기수 필드가 주 비디오 신호의 우수필드에 삽입되면, 525개의 라인의 픽쳐-인-픽쳐 비디오 신호의 라인(363,364,365,366)등은 525개의 라인의 부 비디오 신호의 라인(4,1,10,7) 등을 각기 포함한다. 따라서, 픽쳐-인-픽쳐 비디오 화상에 있어서 부 비디오 신호의 비월은 반전되고 디스플레이가 눈에 거슬린다. 이런 상황은 상기 상황이 검출되었을때 적당한 비월 상태가 유지될 수 있도록 수정돼야한다. 비월 반전 조건은 주 기스/우수 신호 대 부 기수/우수 신호의 타이밍을 비교하므로 검출될 수도 있다.
비월 반전 조건은 픽쳐-인-픽쳐 비디오 화상에 부 비디오 신호의 라인을 재정렬시키므로 수정될 수도 있다. 비월 반전 조건이 검출될 때, 삽입된 화상은 다음과 같이 구성된다. 주 비디오 신호의 기수 필드에 삽입된 라인은 검색되고 통상적인 방법으로 삽입된다. 그러나, 우수 필드에 삽입된 라인의 순차는 주 비디오 신호에 삽입된 최초의 라인이 최초의 라인 대신에 이전에 기억된 두번째 라인이 되도록 수정된다. 즉, 비월 반전 조건이 검출되고 주 비디오 신호의 우수 필드가 주사되고 있을 때, 부 비디오 신호의 라인 1은 삽입된 화상의 상부 라인으로서 디스플레이되지 않는다. 대신에 부 비디오 신호의 라인 7은 삽입된 화상의 상부 라인으로서 디스플레이된다. 그 결과, 525개의 라인의 픽쳐-인-픽쳐 비디오 신호의 라인(349,350,351,352)등은 부 비디오 화상의 라인(4,7,10,13)등을 각기 포함한다. 상기 순차는 직당히 비월된다.
최근에는, 큰 메모리 용량 즉, 완전한 1필드의 비디오 정보를 기억할 수 있는 이중 포트(dual port) 메모리가 입수 가능하고 소비자용 텔레비젼 수상기에 통합하여도 경제적으로 실용적인 가격이 된다. 히다찌사에 의해 재조된 HM 53051 P262, 144 워드 4비트 프레임 메모리는 이러한 이중 포트 비디오 메모리 시스템이다. 이러한 대용량 메모리 칩은 적은 용량의 메모리 집적 회로로는 얻을 수 없었던 사용상의 융통성이 허용된다. 이러한 메모리는 압축된 부 비디오 정보의 1필드를 각각 기억할 수 있는 3개의 블럭으로 세분될 수 있다고 가정될 수도 있다. 압축된 부 비디오 정보의 연속한 필드는 라운드 로빈(round robin) 형식으로 이들 블럭내에 기록된다. 이전에 기억된 압축 부 비디오 정보의 필드는 또한 어떤 블럭도 기록 및 판독이 동시에 행해지지 않도록 상기 라운드 로빈 형식으로 상기 블록으로부터 검색된다.
HM 53031 P 메모리는 통상의 랜덤 억세스 메모리(RAM)와 상이하게 동작한다. 통상의 RAM은 데이타 입력 단자 및 어드레스 입력 단자를 포함한다. 샘플이 기억되어질 기억 장소에 대응하는 데이타 샘플 및 어드레스 둘다는 기억되어질 각 샘플에 공급돼야 한다. HM53031 P는 또한 데이타 입력 단자 및 기록 어드레스 단자도 포함한다. 단지 하나의 기록 개시 어드레스가 기록 어드레스에 대응하는 장소에서 시작하는 순차적인 기억 장소에 샘플을 기억시키기 위해 내부적으로 순차적인 연속한 어드레스를 발생한다. HM 53031 P는 또한 데이타 출력 단자 및 판독 어드레스 단자를 포함한다. 데이타의 검색은 유사한 방식으로 행해진다. 판독 개시 어드레스는 판독 어드레스 단자에 인가된다. 샘플은 판독 개시 어드레스에 대웅하는 장소에서 시작하는 메모리에서 순차적인 장소로부터 검색된다. 이하의 명세서에 있어서, 이러한 메모리는 자기 순서화 메모리(self-sequencing memory)로 칭하기로 한다. 픽쳐-인-픽쳐 비디오 신호 발생기에서 이러한 자기 순서화 메모리를 사용하는 것이 바람직하다.
본 발명의 원리에 따라, 픽쳐-인-픽쳐 비디오 신호 발생기는 부 비디오 신호원과 부 비디오 신호를 나타내는 연속한 샘플의 발생기를 포함한다. 자기 순서화 메모리는 부 비디오 샘플의 발생기에 결합된 데이타 입력 단자와; 기록 및 판독 개시 어드레스를 수신하기 위한 입력 단자 수단 및; 데이타 출력 단자를 포함한다. 기록제어 회로는 자기 순서화 메모리의 입력 단자 수단에 결합되고, 부 비디오 신호의 수평 라인 기간과 동기해서 기록 개시 어드레스를 발생한다. 또한 주 비디오 신호원이 제공된다. 비월 반전 검출기는 주 및 부 비디오 신호원에 결합되어, 비월 반전 상태가 검출되었음을 나타내는 검출기 신호를 발생한다. 판독 제어 회로는 자기 순서화 메모리의 입력 단자 수단에 결합되어, 주 비디오 신호의 수평라인 기간과 동기해서 판독 개시 어드레스를 발생하고 검출기 신호에 응답하여 변경된 판독 개시 어드레스를 발생한다. 주 비디오 신호를 자기 순서화 메모리로부터의 샘플과 결합시키기 위한 수단이 제공되어, 픽쳐-인-픽쳐 화상을 나타내는 신호를 형성한다.
모든 도면에서 명료성을 위해 처리 블럭간의 다양한 경로에 필요할 수도 있는 등화용 지연 요소는 생략되었다. 이 분야의 회로 설계에 숙련된 자는 이러한 지연 요소가 어디에 필요하고 이들을 어떻게 적당히 삽입할 수 있는가를 알고 있을 것이다. 또한, 도면에 도시된 시스템은 픽쳐-인-픽쳐 비디오 신호를 흑-백(black-and white)으로 발생한다. 3개의 이러한 시스템이 결합되어 픽쳐-인-픽쳐 비디오 신호를 칼라로 발생한다. 이들 3개 시스템은 한개의 휘도 신호 및 2개의 색차 신호 또는 적색, 녹색 및 청색 칼라 신호로 동작한다.
이하의 상세한 설명에서, 주 및 주 비디오 신호 둘다는 샘플화된 데이타라고 가정된다. 주 비디오 신호는 연곡한 신호일 수도 있고 비디오 신호 발생기는 본 발명에 따라 동작한다.
제1도에서 신호원(10)은 주 비디오 신호를 발생한다. 이들 신호원은 예를 들어, 표준 칼라 텔레비젼 수상기에서 볼 수 있는 바와 같은 안테나, 동조기, 중간 주파 증폭단, 비디오 검출기 및 휘도/색도 분리기를 포함한다. 주 비디오 신호원(10)의 출력 단자는 주 샘플 발생기(20)의 입력 단자에 결합된다. 주 샘플 발생기(20)의 출력 단자는 부 화상 삽입 회로(30)의 제1입력 단자에 걸합된다. 부 화상 삽입 회로(30)의 출력 단자는 픽쳐-인-픽쳐 비디오 신호 처리기(40)의 입력 단자에 결합된다. 비디오 신호 처리기(40)는 표준 칼라 텔레비젼 수상기에서 볼 수 있는 바와 같은 비디오 증폭기, 화상관 및 편향 회로를 포함할 수도 있다.
신호원(50)은 부 비디오 신호를 공급한다. 부 비디오 신호원(50)은 예를 들어 주 비디오 신호원(10)에서 볼 수도 있는 것과 유사한 제2의 동조기, 중간 주파 증폭단, 비디오 검출기 및 휘도/색도 분기리를 포함할 수도 있다. 부 비디오 신호원(50)의 출력 단자는 부 샘플 발생기 (60)의 입력 단자에 결합된다. 부 샘플 발생기(60)의 출력 단자는 자기 순서화 메모리(70)의 데이타 입력 단자에 결합된다. 자기 순서화 메모리(70)의 데이타 출력 단자는 부 화상 삽입 회로(30)의 제2의 입력 단자에 걸합된다.
부 비디오 신호원(50)의 출력 단자는 또한 부 동기 성분분리기(80)의 입력 단자에 결합된다. 부 동기 성분분리기(80)의 제1의 출력 단자는 메모리(70)의 기록 클럭 입력 단자(write clock input terminal; W CLK)에 결합된다. 부 동기 성분 분리기(80)의 제2의 출력 단자는 기록 어드레스 발생기(90)의 입력 단자에 결합된다.
부 동기 성분 분리기(80)의 제3의 출력 단자는 비월 반전 검출기(120)의 제1의 입력 단자에 결합된다. 기록 어드레스 발생기(90)의 제1의 출력 단자는 메모리(70)의 기록 어드레스 입력 단자(write address input terminal; W ADR)에 결합된다. 기록 어드레스 발생기(90)의 제2의 출력 단자는 판독 어드레스 발생기(110)의 제1의 입력 단자에 결합된다. 부 동기 성분 분리기(80)와 기록 어드레스 발생기(90)가 결합하여, 자기 순서화 메모리(70)로의 부 비디오 신호 샘플의 기록을 제어하는 회로를 형성한다.
주 비디오 신호원(10)의 출력 단자는 또한 주 동기 성분 분리기(100)의 입력 단자에 결합된다. 주 동기 성분 분리기(100)의 제1의 출력 단자는 메모리(70)의 판독 클럭 입력 단자(read clock input terminal; R CLK)에 결합된다. 주 동기 성분 분리기(100)의 제2의 출력 단자는 판독 어드레스 발생기(100)의 제2의 입력 단자에 결합되고 주 동기 성분 분리기(100)의 제3의 출력 단자는 비월 반전 검출기(120)의 제2의 입력 단자에 결합된다. 판독 어드레스 발생기(110)의 출력 단자는 메모리(70)의 판독 어드레스 입력 단자(read address input terminal; R ADR)에 결합된다. 비월 반전 검출기(120)의 출력 단자는 판독 어드레스 발생기 (110)의 제3의 입력 단자에 결합된다. 주 동기 성분 분리기(100)와 판독 어드레스 발생기 (110)가 결합하여, 자기 순서화 메모리(70)로부터의 이전에 기억된 샘플의 판독을 제어하는 회로를 형성한다.
동작에 있어서, 부 샘플 발생기(60)는 교호하는 기수 및 우수 필드의 연속한 프레임으로서 구성된 부 화상을 나타내는 연속한 샘플을 발생한다. 부 샘플 발생기(60)로부터의 샘플은 부 비디오 신호와 동기로 자기 순서화 메모리(70)의 선정된 장소에 기억된다. 상기 동기는 부 동기 성분 분리기(80)의 제1의 출력 단자로부터 메모리(70)의 기록 클럭 입력 단자(write clock input terminal; W CLK)로 공급된 클럭 신호에 의해 유지된다. 부 샘플 발생기(60)로부터의 샘플은 클럭 신호가 기록 클럭 입력 단자(W CLK)에 공급될때 메모리(70)에 기억된다. 클럭 신호는 공지된 방식으로 매 세번째 라인의 매 세번째 샘플에 발생된다. 미국 특허 제4,249,213호는 상기 방식으로 샘플을 기억하는 시스템에 대해 기술한다.
부 비디오 신호의 매 세번째 라인으로부터의 샘플만이 압축된 부 비디오 신호의 일부로서 자기 순서화 메모리(70)에 기억된다. 압축된 부 비디오 신호의 샘플을 메모리의 정확한 장소에 기억시키기 위해, 기록 어드레스는 기억되어질 압축된 부 비디오 신호의 각 라인에 대하여 메모리(70)에 공급된다. 상기 어드레스는 상기 라인의 제1의 샘플이 기억되어질 장소에 대응한다. 부 비디오 신호의 선택된 라인의 시작전에, 기록 어드레스 발생기(90)는 메모리(70)의 기록 어드레스 단자(W ADR)에 상기 어드레스를 공급한다. 부 비디오 신호 필드의 선택된 라인의 샘플은 상기 기록 개시 장소에서 시작하는 순차 메모리 장소에 기억된다.
압축된 부 비디오 신호 화상을 나타내는 자기 순서화 메모리(70)로부터의 샘플은 부 화상 삽입 회로(30)에서 적당한 주 비디오 신호 샘플로 대체된다. 메모리(70)로부터의 이들 이전에 기억된 샘플의 판독은 주 비디오 신호원과 동기로 행해진다. 상기 동기는 주 동기 성분 분리기(100)의 제1의 출력 단자로부터 메모리(70)의 판독 클럭 입력 단자(R CLK)로 공급된 클럭 신호에 의해 유지된다. 샘플은 메모리(70)로부터 판독되고 클럭 신호가 판독 클럭 입력 단자(R CLK)에 공급될때 데이타 출력 단자에 발생된다.
전술된 실시예에서, 주 비디오 신호의 라인(182 내지 261; 총 80라인)의 샘플(607 내지 859; 총 253샘플)은 메모리(70)로부터 검색된 이전에 기억된 압축 부 비디오 샘플로 대체된다. 주 동기 성분 분리기(100)의 카운터는 주 비디오 신호의 라인을 카운트하고 라인(182 내지 261)이 주사될때, 신호를 발생한다. 또다른 카운터는 주 비디오 신호의 라인내의 샘플을 카운트하고 샘플(607 내지 859)이 주사될때 신호를 발생한다. 이들 2개 신호의 동시 발생은 부 비디오 신호 샘플이 메모리(70)로부터 검색되었음을 표시한다. 상기 동기 발생의 기간동안, 주 비디오 신호 샘플링 비율의 판독 클럭 신호는 메모리(70)에 공급된다.
메모리(70)로부터 정확한 라인을 나타내는 샘플을 검색하기 위해, 판독 어드레스가 상기 라인의 최초 샘플의 장소에 대응하는 메모리(70)에 공급돼야 한다. 주 비디오 신호의 라인(182 내지 261)의 각 라인의 607번째의 샘플 이전에, 판독 어드레스 발생기(110)는 어드레스를 메모리 (70)의 판독 어드레스 단자(R ADR)에 공급한다. 상기 어드레스는 삽입되어질 라인에 대하여 메모리(70)의 선정된 판독 개시 장소에 대응한다. 이전에 기억된 부 비디오 신호의 샘플은 상기 판독 개시 장소에서 시작하는 순차적인 메모리 장소로부터 검색된다.
비월 반전 상태를 검출하기 위해, 비월 반전 검출기(120)는 부 및 주 동기 성분 분리기(80,109)의 제3의 출력 단자로부터의 신호를 수신한다. 이들 신호는 대응하는 비디오 신호의 현 필드가 기수 필드 또는 우수 필드인가를 표시한다. 비월 반전 검출기(120)는 전술된 비월 반전 상태가 검출되었는가를 표시하는 판독 어드레스 발생기(110)에 검출기 출력 신호를 공급한다. 이러한 검출기의 실시예는 제2도에 도시되고 이하에 설명된다.
상기 검출기 출력 신호에 응답하여, 판독 어드레스 발생기(110)는 비월 반전을 수정하기 위해 통상의 판독개시 어드레스에 대해 변형된 판독 개시 어드레스를 발생한다. 전술된 바와 같이, 비월 반전 상태가 검출된때, 주 비디오 신호의 기수 필드내에 삽입된 라인에 대한 기록 개시 어드레스의 순차는 변하지 않고 유지되나, 우수 필드에 삽입된 라인에 대한 기록 개시 어드레스의 순차는 최초 라인(즉, 라인 1)대신에, 이전에 기억된 두번째 라인(즉, 라인 7)에 대응하는 기록 개시 어드레스로 시작된다. 따라서, 변형된 525개의 라인의 픽쳐-인-픽쳐 비디오 신호의 라인(349,350,351,352)등은 부 비디오 신호의 라인(4,7,10,13)등을 각기 포함한다.
상기 순차는 적당히 비월된다. 이러한 판독 어드레스 발생기(110)의 예는 제6도에 도시되고 이하에 설명된다. 제2도는 제1도에 도시된 픽쳐-인-픽쳐 비디오 신호 발생기에 사용될 수도 있는 비월 반전 검출기 (120)의 실시예를 도시한다. 제2도에서 입력 단자(125)는 주 동기 성분 분리기(100; 제1도)의 제3의 출력 단자에 결합되고, 현 주 비디오 필드가 우수 또는 기수 필드인가를 표시하는 신호를 수신한다. 입력 단자(125)는 D-플립플롭(122)의 D 입력 단자와 인버터(126)의 입력 단자에 결합된다. 인버터(126)의 출력 단자는 AND 게이트(124)의 제1의 입력 단자에 결합된다. D-플립플롭(122)의 T 출력 단자는 AND 게이트(124)의 제2의 입력단자에 결합된다. AND 게이트(124)의 출력 단자는 비월 반전 검출기(120)의 출력단자(129)에 결합된다. 출력 단자(129)는 판독 어드레스 발생기(110; 제1도)의 제3의 입력 단자에 결합된다. 입력 단자(127)는 부 동기 성분 분리기(80; 제1도)의 제3의 출력 단자에 결합되고, 현 부 필드가 우수 또는 기수필드인가를 표시하는 신호를 수신한다. 입력 단자(127)는 D-플립플롭(122)의 클럭 입력 단자(작은 삼각형으로 표시됨)에 결합된다.
제2도에 도시된 비월 반전 검출기의 동작은 제3도에 도시된 파형도를 참조로 하면 보다 잘 이해될 수도 있다.
전술된 바와 같이, 자기 순서화 메모리(70; 제1도)는 1,2,3으로 지정된 3개의 블럭으로 세분되어진다고 고려될 수도 있다. 메모리의 각 블럭은 압축된 부 비디오 신호 정보의 필드를 유지하기에 충분한 용량을 갖는다. 부 비디오 샘플의 연속한 필드는 라운드 로빈 방식으로 메모리(70)의 연속한 블럭내에 기록된다. 제3도에서, 파형 a)은 부 비디오 신호 필드시간 기간을 나타내는 블럭으로 분할된다. 각 분할부내의 숫자는 부 비디오 필드를 나타내는 압축된 데이타가 기록되어진 블럭 번호를 표시한다. 예를 들어, 최좌측 필드 시간 기간동안 주사된 필드는 블럭1에 기록되고; 그 다음 필드는 블럭2에 기록되고, 그 다음은 블럭3등등으로 기록된다. 파형 b)은 주 비디오 신호 필드 시간 기간을 나타내는 블럭으로 분할된다. 각 분할부내의 숫자는 픽쳐-인-픽쳐 비디오 신호를 형성하기 위해, 데이타가 판독되고 주 비디오 신호내에 삽입되는 블럭을 표시한다. 예를 들어 최좌측 필드는 블럭3으로부터 판독되고; 그 다음 필드는 블럭1로부터 판독되고; 그 다음은 블럭2등등으로부터 판독된다. 상기 판독 및 기록 블럭의 상기 순차는 어떠한 블럭도 기록 및 판독이 동시에 행해지지 않게 한다. 적당한 순차가 유지될 수도 있도록, 판독 어드레스 발생기(90; 제1도)로부틴의 정보는 제1도에 도시된 바와 같이, 판독 어드레스 발생기(110)에 공급될 수도 있다.
파형 c)은 부 비디오 신호의 기수/우수 상태를 표시한다. 최좌측 부 비디오 신호 필드는 기수 필드이며; 그 다음 필드는 우수 필드 등등이다. 파형 d)은 주 비디오 신호의 기수/우수 상태이다. 최좌측 주 비디오 신호 필드는 기수 필드이며; 그 다음 필드는 우수 필드 등등이다.
파형 c)의 필드 시간 기간 A동안, 부 비디오 신호의 기수 필드는 자기 순서화 메모리(70; 제1도)의 블럭1에 기록된다. 파형 d)의 필드 시간 기간 B동안, 블럭1은 메모리(70)로부터 검색되고 주 비디오 신호내에 삽입된다. 그러나 주 비디오 신호는 우수 필드를 주사한다. 파형 c)의 필드 시간 기간 C동안, 우수 부 비디오 필드가 블럭2에 기록된다. 파형 d)의 필드 시간 기간D동안, 블럭2는 기수 주 비디오 필드내에 삽입된다. 이러한 상황하에서, 부 화상 비월은 반전되고 약간의 수정의 행해져야 한다. 전술된 바와 같이, 수정은 우수 주 비디오 필드동안 기억되어진 두번째 라인에서부터 메모리(70; 제2도)로부터의 샘플의 검색을 시작할 수도 있다.
제2도를 재참조로 하면, D-플립플롭(122)의 D 입력 단자에서의 신호의 상태는 클럭 입력 단자에서의 신호의 리딩 에지에서 Q 출력 단자에 래치된다(그리고, 그 반전 상태는 Q 출력 단자에 래치된다), 제3도를 참조하면, 파형 c)은 클럭 입력 단자에 제공되고, 파형 d)은 D 입력 단자에 제공된다. 파형 d)은 파형 c(작은 화살표로 표시됨)의 매 리딩 에지에서는 논리 '0'신호이다. 따라서, 0 출력 단자는 논리 '1'신호이다. AND 게이트(124)의 입력 단자에서의 상기 논리 '1'신호에 의해 상기 AND 게이트(124)의 다른 입력 단자에서의 신호가 통과된다. 상기 신호는 주 기수/우수 상태 신호의 반전된 형태이고 파형 e)로서 도시된다. AND 게이트(124)의 출력이 논리 '1'신호이면, 판독 어드레스 발생기(110; 제1도)는 변형된 판독 개시 어드레스 순차를 메모리(70; 제1도)에 제공하도록 조절되고, 그렇지 않다면, 정상 판독 개시 어드레스 순차를 제공한다.
제3도를 참조하면, 파형 f)은 파형 d)의 위상에 대해서 반대인 주 비디오 신호 기수/우수 위상을 도시한다. 이 경우, 필드 시간 기간 E동안, 블럭1내에 이전에 기록된 기수 필드 부 비디오 샘플(파형 c)의 필드 시간기간 A동안)은 기수 주 비디오 필드내에 삽입된다. 필드 시간 기간 F동안, 블럭 2에 이전에 기록된 우수 필드 부 비디오 샘플(파형 c)의 필드 시간 간격 C동안)은 우수 주 비디오 필드내에 삽입된다. 이러한 상황하에서는, 아무런 수정도 필요치 않다.
이 경우, 파형 c)은 D-플립플롭(122)의 클럭 입력 단자에 제공되고 파형 f)은 D 입력 단자에 제공된다. 파형 f)은 파형 c)의 매 리딩 에지에서 논리 '1'신호이다. 따라서, 0 출력 단자는 논리 '0'신호이다. AND 게이트(124)는 디스에이블되어 상기 AND 게이트(124)의 출력 단자에서 파형 9)로서 도시된 논리 '0'신호를 발생한다. 따라서 판독 어드레스 발생기(110; 제1도)는 정상적인 판독 개시 어드레스 순차만을 발생하도록 조절된다.
제4도는 제1도에 도시된 픽쳐-인-픽쳐 비디오 신호 발생기에 사용될 수도 있는 기록 어드레스 발생기(90)의 실시예를 도시한다. 제4도 및 제6도에서, 굵은 선은 다중-비트 디지탈 신호 경로를 나타내고 가는 선은 단일-비트 디지탈 신호 경로를 나타낸다. 기록 어드레스 발생기(90)는 기억되어질 압축된 부 비디오 신호의 각 라인에 대해 기록 개시 어드레스를 자기 순서화 메모리(70; 제1도)에 공급한다. 제1도의 부 동기 성분 분리기(80)는 2개의 성분, 즉, 수평 동기 성분 H AUX 및 수직 동기 성분 V AUX을 가진 신호를 공급한다.
제4도에서, 입력 단자(91)는 부 동기 성분 분리기(80; 제1도)에 결합되고, 수평 동기 성분 H AUX를 수신한다. 입력 단자(91)는 3으로 분할된 카운터(divide-by-3 counter; 92)의 클럭 입력 단자(작은 삼각형으로 표시됨)에 결합된다. 3으로 분할된 카운터(92)의 출력 단자는 라인 어드레스 카운터(94)의 클럭 입력 단자에 결합된다. 라인 어드레스 카운터(94)의 출력 단자(95)는 자기 순서화 메모리(70; 제1도)의 기록 어드레스 단자(W ADR)에 결합되고, 압축된 부 비디오 신호의 각 라인에 대해 기록 개시 어드레스를 전달한다.
입력 단자(93)는 또한 부 동기 성분 분리기(80; 제1도)에 결합되고, 수직 동기 성분 V AUX을 수신한다. 입력 단자(93)는 3까지 카운트하는 카운터(count-to-3 counter; 96)의 어드레스 카운터(94)의 로드 입력 단자 LD에 결합된다. 3까지 카운트하는 카운터의 출력 단자(97)는 블럭 개시 어드레스 발생기(98) 및 판독 어드레스 발생기(110; 제1도)에 결합된다. 블럭 개시 어드레스 발생기(98)의 출력은 라인 어드레스 카운터(94)의 잼(jarm) 입력 단자에 결합된다.
제4도의 기록 어드레스 발생기(90)는 HM 53051 P메모리 칩(전술된)과 조합하여, 압축된 부 비디오 정보를 나타내는 샘플을 이하 방식으로 메모리 장소에 할당하도록 구성될 수도 있다. HM 53051 P 자기 순서화 메모리는 각 기억 장소에 32개의 샘플 그룹을 기억한다. 전술된 바와 같이 압축된 부 비디오 정보의 각 라인은 303개의 샘플로 구성된다. 따라서, 압축된 부 비디오 정보의 각 라인을 기억하기 위해선, 10개의 기억 장소가 필요하다. 또한 전술된 바와 같이, 87라인으로 구성된 한 필드를 각각 기억할 수 있는 메모리의 3개의 블럭은 압축된 부 비디오 정보를 기억하는데 할당된다.
제5도에서, 자기 순서화 메모리(70; 제1도)의 선택된 기억 장소는 사각형으로 도시된다. 상기 기억 장소에 대응하는 어드레스는 상기 장소를 나타내는 사각형내의 값으로 표시된다. 사각형의 각 열(row)은 10개의 순차 기억 장소를 나타내며; 압축된 부 비디오 정보의 한 라인을 포함하기에 충분하다. 기억 장소(0내지 9)를 나타내는 첫번째 열은 블럭1에 기억되어질 압축된 부 비디오 정보의 한 필드의 최초 수평 라인(즉, 필드 n의 라인1)을 나타내는 샘플을 유지하는데 할당된다. 기억 장소(10내지 19)를 나타내는 두번째 열은 블럭2에 기억되어질 압축된 부 비디오 정보의 한 필드의 라인1(즉, 필드 n+1의 라인1)을 나타내는 샘플을 유지하는데 할당되고; 세번째 열은 블럭 3의 라인1(즉, 필드 n+2의 라인1)을 나타내는 샘플을 유지하는데 할당된다.
기억 장소(32 내지 41)를 나타내는 네번째 열은 블럭1에 기억되어질 압축된 부 비디오 정보의 필드의 제2의 라인을 나타내는 샘플을 유지하는데 할당된다. 다섯번째 열은 블럭2의 라인 2를 나타내는 샘플을 유지하는데 할당되고, 여섯번째 열은 블럭3의 라인2를 나타내는 샘플을 유지하는데 할당된다. 상기 패턴은 모든 87개의 라인에 대해 계속된다. 어드레스(30,31)에 대응하는 두개의 메모리 장소는 압축된 부 비디오 샘플의 기억에 할당되지 않는다. 어드레스(62,63)에 대웅하는 메모리 장소는 없다. 두개의 메모리 장소는 압축된 부 비디오 신호의 매 3개의 라인에 대해 할당되지 않은채 남아 있다.
압축된 부 비디오 정보의 필드가 자기 순서화 메모리(70; 제1도)의 블럭 1내에 기록되어질시에, 기록 어드레스 카운터(90)는 값 0을 갖는 어스레스 신호를 우선적으로 발생한다. 이는 블럭1의 라인1에 32개의 샘플의 제1의 그룹을 기억시키기 위해 할당된 장소에 대응하는 어드레스이다(제5도 참조). 자기 순서화 메모리(70)는 또다른 어드레스 정보를 요구하지 않고도 어드레스(0 내지 9)에 대응하는 순차적 장소에 그 다음의 303개의 샘플을 기억한다. 상기 압축된 필드의 제2의 라인의 시작전에, 기록 어드레스 발생기는 값 32을 갖는 어스레스 신호를 발생하며, 상기 어드레스는 블럭1의 라인2에 제1의 그룹의 샘플을 기억하는데 할당된 장소에 대응한다. 상기 그 다음의 303개의 샘플은 장소(32 내지 41)에 기억된다. 압축된 부 비디오 정보의 각각의 순차적인 라인 이전에 발생된 어드레스 신호의 값은 이전 라인의 값보다 32만큼 더 크다.
압축된 부 비디오 정보의 라인이 블럭2내에 기록 되어졌을시에, 기록 어드레스 발생기(90)는 값 10을 갖는 어스레스 신호를 우선적으로 발생한다. 상기 필드의 라인1을 표시하는 샘플은 어드레스(10 내지 19)에 대응하는 순차적인 장소에 기억된다. 후속의 매 라인에, 어드레스 신호의 값은 32만큼 증가된다. 따라서, 블럭2의 제2의 라인을 표시하는 샘플은 어드레스 42등등에 대응하는 장소에서 시작하는 10개의 순차적인 장소에 기억된다.
마찬가지로, 필드가 블럭3에 기억되어질시에, 기록 어드레스 발생기 (90)에 의해 밭생된 제1의 어드레스의 값은 20이다. 상기 필드의 라인1을 표시하는 샘플은 어드레스(20내지 29)에 대응하는 순차적인 장소에 기억된다. 전과 같이, 기억되어질 후속의 매 라인에, 어드레스 신호의 값은 32만큼 증가된다. 블럭3에 기억되어질 필드의 라인2을 표시하는 샘플은 장소(52 내지 61)등에 기억된다.
제4도를 참조하면, 동작에 있어서, 신호 V AUX에 웅답하는 3까지 카운트하는 카운터(96)는 현 필드가 기억되어질 블럭의 번호를 표시하는 신호를 발생한다. 예를 들어 3까지 카운트하는 카운터는 값(1,2 및 3)을 순차적으로 반복하는 2비트의 2진 신호를 발생할 수도 있다. 블럭 개시 어드레스 발생기(98)는 전술된 바와 같이 상기 블럭에 최초 라인에 할당된 최초의 메모리 장소에 대응하는 개시 어드레스를 발생한다. 3까지 카운트하는 카운터(96)의 출력이 1일때 상기 개시 어드레스는 0이며 3까지 카운트하는 카운터(96)의 출력이 2일때, 상기 개시 어드레스는 10이며; 3까지 카운트하는 카운터(96)의 출력이 3일시에, 개시 어드레스는 20이다.
블럭 개시 어드레스 발생기(98)는 3까지 카운트하는 카운터(96)의 출력 단자에 결합된 어드레스 입력 단자와 라인 어드레스 카운터(94)의 잼 (jam) 입력 단자에 결합된 데이타 출력 단자를 구비하며, 어드레스 1,2 및 3에 대응하는 메모리 장소 내에 프로그램된 관련 선정된 개시 어드레스간을 가진 판독 전용 메모리(ROM)일 수도 있다. 대안으로, 블럭 개시 어드레스 발생기(98)는 3까지 카운트하는 카운터(96)의 2비트 출력으로부터 선정된 개시 어드레스 값을 발생하는 결합형 논리 회로일 수도 있다.
각각의 부 비디오 신호 필드의 시작에서, 블럭 개시 어드레스 발생기 (98)로부터의 개시 어드레스는 부 수직 동기 신호 V AUX에 응답하여 라인 어드레스 카운터(94)내에 로드된다. 그래서 라인 어드레스 카운터의 출력은 상기 선정된 값과 동일하다.
분주기(frequency divider; 92)는 압축된 부 비디오 신호의 매 세번째 라인의 시작에 클럭 펄스를 발생한다.
상기 클럭 펄스로 인해 라인 어드레스 카운터(94)가 상기 카운터(94)의 출력 단자에서 신호의 값을 32만큼 증가시킨다. 따라서, 제4도의 기록 어드레스 카운터(90)는 전술된 메모리 할당 계획을 실행하기 위해 적당한 값의 어드레스 신호를 발생할 수도 있다.
라인 어드레스 카운터(94)는 예를 들어, 2진 카운터 CNTR와 5비트 래치를 포함할 수도 있다. 5비트 래치는 라인 어드레스 카운터(94)의 잼 입력 단자에 결합된 입력 단자와 라인 어드레스 카운터(94)의 로드 단자 LD에 결합된 클럭 단자를 구비한다. 5비트 래치의 출력 단자는 라인 어드레스 카운터(94)의 출력 단자의 하위 5비트에 결합된다.
2진 카운터 CNTR는 라인 어드레스 카운터(94)의 로드 단자(LD)에 결합된 클리어 입력 단자(CLR)와 라인 어드레스 카운터(94)의 클럭 입력 단자에 결합된 클럭 입력 단자를 구비한다. 2진 카운터의 출력 단자는 라인 어드레스 카운터(94)의 출력 단자의 나머지 상위 비트에 걸합된다.
동작에 있어서, 5비트 래치는 블럭 개시 어드레스 발생기(98)의 출력을 수신하도록 결합된다. 전술된 바와같이, 블럭1의 경우, 개시 어드레스는 0또는 5비트의 2진 형식으로 '00000'이며; 블록2의 경우, 개시 어드레스는 10, 또는 5비트 2진 형식으로 '01010'이며; 블럭3의 경우, 개시 어드레스는 20, 또는 2진수 형식으로 '10100'이다. 부 수직 동기 신호가 발생하면, 적당한 5비트 2진값이 5비트 래치에 래치되고, 기록 개시 어드레스의 하위 5비트가 된다. 동시에, 2진 카운터 CNTR은 0의 카운트로 클리어된다. 결과적으로 발생한 기록 개시 어드레스는 적당히, 0, 10 또는 20이다.
각각의 클럭 신호가 2진 카운터 CNTR의 클럭 입력 단자에서 발생하면, 그 출력값은 1만큼 증가한다. 하위 5비트는 5비트 래치로부터 공급되기 때문에, 2진 카운터 CNTR로부터의 출력이 1만큼 증가할시에, 기록 개시 어드레스의 값은 32만큼 증가된다. 따라서, 상기 장치는 로드 핀 클럭 신호에 응답하여 제4도에 도시된 메모리 할당 계획에 필요한 개시 어드레스의 순차를 발생할 수 있도록 한다.
제6도는 제1도에 도시된 픽쳐-인-픽쳐 신호 발생기에 사용될 수도 있는 판독 어드레스 발생기(110)를 도시한다. 제6도에서, 입력 단자(111, 113, 119)는 모두 주 동기 성분 신호 분리기(100; 제1도)에 결합된다. 입력단자(111)는 수평 동기 성분 신호 H MAIN를 수신하고 수직 인에이블 신호 발생기(112)의 제1의 입력 단자와 라인 어드레스 카운터 (114)의 클럭 입력 단자에 결합된다. 입력 단자(113)는 수직 동기 성분 신호 V MAIN를 수신하고, 라인 어드레스 카운터(114)의 로드 입력 단자 LD에 결합된다. 입력 단자(119)는 수직 귀선소거 신호 V BLNK MAIN를 수신하고, 수직 인에이블 신호 발생기(112)의 제2의 입력 단자에 결합된다. 수직 인에이블 신호 발생기(112)의 출력 단자는 라인 어드레스 카운터(114)의 인에이블 입력 단자(E)에 결합된다. 라인 어드레스 카운터(114)의 출력 단자(114')는 메모리(70; 제1도)의 판독 어드레스 입력 단자(R ADR)에 결합된다.
입력 단자(115)는 기록 어드레스 발생기(90; 제1도)에 결합된다. 입력 단자(115)는 지연 요소(116)의 입력 단자에 결합된다. 지연 요소(116)의 출력 단자는 블럭 개시 어드레스 발생기(118)의 입력 단자에 결합된다. 블럭 개시 어드레스 발생기의 출력 단자는 라인 어드레스 카운터 (114)의 잼 입력 단자에 결합된다. 입력 단자(117)는 비월 반전 검출기 (120; 제1도)의 출력 단자에 결합된다. 입력 단자(117)는 라인 어드레스 카운터(114)의 수정 인에이블 입력 단자(C)에 결합된다.
동작에 있어서, 지연 요소(116)는 제3도의 파형 a)로 표시된 블럭 번호의 순차에 대응하는 신호를 수신하고, 제3도의 파형 b)로 표시된 블럭 번호의 순차에 대응하는 신호를 발생한다. 지연 요소(116)로부터의 출력 신호는 이전에 기억된 압축된 부 비디오 정보가 검색되어질 메모리의 블럭 번호를 표시한다. 블럭 개시 어드레스 발생기(118)는 기록 어드레스 발생기(90; 제3도)의 블럭 개시 어드레스 발생기(98)에 대해 전술된 것과 유사한 방식으로 메모리 블럭 번호에 대응하는 선정된 개시 어드레스(즉, 0, 10또는 20)를 발생한다. 주 비디오 정보의 새로운 필드의 개시를 표시하는 주 수직 동기 신호 V MAIN는 매 주 수직 주사 간격의 시차에 블럭 개시 어드레스 발생기(118)로부터의 개시 어드레스를 로드하기 위해 라인 어드레스 카운터(114)를 조건으로 한다. 상기 개시 어드레스는 최초 판독 개시 어드레스를 결정한다.
수직 인에이블 신호 발생기(112)는 라인 어드레스 카운터(114)용의 인에이블 신호를 발생한다. 상기 인에이블 신호는 주 비디오 신호가 이전에 기억된 부 비디오 신호 정보가 삽입되는 라인(182 내지 261)을 주사하는동안 발생된다. 라인 어드레스 카운터(114)가 인에이블되는 동안, 주 비디오 정보의 새로운 라인의 개시를 표시하는 주 수평 동기 성분 신호 H MAIN의 클럭으로 인해, 라인 어드레스 카운터(114)가 증가된다. 제3도에 도시된 기록 어드레스 발생기(90)의 라인 어드레스 카운터(94)와 유사한 방식으로 라인 어드레스 카운터(114)가 32만큼 증가한다. 라인 어드레스 카운터(114)의 출력은 주 비디오 신호에 삽입되어질 이전에 기억된 압축된 부 비디오 정보의 그 다음 라인용의 판독 개시 어드레스이다. 일단 상기 어드레스가 자기 순서화 메모리(70; 제1도)에 공급되면, 후속의 이전에 기억된 부 비디오 샘플은 또다른 어드레스 정보를 요구하지 않고도 메모리(70)의 순차적 기억 장소로부터 검색될 것이다.
라인 어드레스 카운터(114)의 수정 인에이블 입력 단자(C)에서의 반전 검출 신호가 논리 '0'신호일때, 라인 어드레스 카운터(114)는 제4도의 라인 어드레스 카운터(94)와 동일한 방식으로 동작한다. 그러나, 반전 검출 신호가 논리 '1'일때, 판독, 개시 어드레스의 순차는 변형되어, 검색이 최초 라인 보다는 이전에 기억된 두 번째 라인에서 시작된다. 제5도를 참조하면, 반전 검출 신호가 논리 '1'신호일때, 제1의 판독 개시 어드레스는 0, 10 또는 20대신에 32,42 또는 52이다(메모리 블럭이 검색되어질 정보의 필드를 포함하느냐에 따라). 라인 어드레스 카운터 (114)는 제4도의 라인 어드레스 카운터(94)와 구성이 유사할 수도 있다. 5비트 래치가 포함되고 유사한 방식으로 결합된다. 사전 셋트가능한 2진 카운터 CNTR는 클리어 가능한 2진 카운터 대신에 포함된다. 라인 어드레스 카운터(114)의 인에이블(E) 클럭 및 로드(LD) 입력 단자는 사전 셋트가능한 2진 카운터의 인에이블, 클럭 및 로드 단자에 각기 결합된다. 라인 어드레스 카운터(114)의 수정 인에이블 입력 단자(C)는 사전 셋트가능한 2진 카운터 CNTR의 잼 입력 단자의 최하위 비트에 결합된다. 사전 셋트가능한 2진 카운터 CNTR의 잼 입력 단자의 잔여 비트는 논리 '0'신호의 신호원에 모두 결합된다.
동작에 있어서, 반전 검출 신호가 논리 '0'일때, 사전 셋트가능한 2진 카운터는 주 비디오 신호의 각 필드의 시작에 0으로 카운팅을 시작한다. 판독 개시 어드레스의 순차는 제4도의 기록 어드레스 발생기(90)에 의해 발생된 기록 개시 어드레스의 순차와 동일하다. 반전 검출 신호가 논리 '1'신호일때 사전 셋트가능한 2진 카운터 CNTR는 주 비디오 신호의 각 필드의 시작에 1로 카운팅을 시작한다. 판독 개시 어드레스는 5비트 래치가 블럭1에 대웅하는 0을 포함하면, 32이며; 5비트 래치가 블럭2에 대응하는 10을 포함하면, 42이고; 블럭3에 대응하는 래치가 20을 포함하면, 52이다. 사전 셋트가능한 2진 카운터 CNTR에 의해 수신된 매 클럭 펄스는 1만큼 증가되어, 판독 개시 어드레스가 32만큼 증가하게 한다. 판독 개시 어드레스의 상기 변형된 순차는 전술된 방식으로 비월 반전 문제점을 해결한다.
제7도는 제6도의 판독 어드레스 발생기(110)에 사용될 수도 있는 수직 인에이블 신호 발생기(112)의 실시예를 도시한다. 수직 인에이블 신호 발생기(112)는 부 비디오 화상이 삽입되어질 주 비디오 신호의 80개의 라인이 현재 주사되어지고 있다는 것을 표시하는 신호를 발생한다. 상기 신호는 제6도에 도시된 판독 어드레스 발생기(110)의 라인 어드레스 카운터(114)를 동작시키는데 사용된다. 동작될때까지, 라인 어드레스 카운터(115)는 상기 데이타가 우선적으로 검색되는 메모리 블럭의 라인, 즉, 제1도의 비월 반전 검출기(120)로부터의 반전 검출 신호의 상태에 따라 이전에 기억된 최초 라인이나 또는 제2의 라인중 어느 한 라인의 최초 샘플을 포함하는 기억 장소의 어드레스를 발생한다. 동작되었을때, 라인 어드레스 카운터는 주 비디오 신호의 각각의 순차 라인에서 32만큼 증가된다. 따라서, 상기 라인 어드레스 카운터는 이전에 기억된 압축된 부 비디오 정보의 대응 라인의 최초 샘플을 포함하는 기억 장소에 대응하는 어드레스를 발생한다.
제7도에서, 입력 단자(1121, 1123)는 주 동기 성분 분리기(100)에 결합된다. 입력 단자(1121)는 수평 동기 신호 H MAIN를 수신한다. 입력 단자(1123)는 수직 귀선소거 신호 V BLNK MAIN를 수신한다. 입력 단자(1121)는 80으로 분할된 카운터(divide-by-80 counter; 1122)의 클럭 입력 단자에 결합된다. 80으로 분할된 카운터(1122)의 출력 단자는 3으로 분할된 링 카운터(1124)의 클럭 입력 단자에 결합된다. 링 카운터(1124)는 3개의 출력 단자(QA,QB,QC)를 포함한다. 출력 단자(QA)는AND게이트(1129)의 제1의 입력 단자에 결합된다. 출력 단자(QB,QC)는 선택기 스위치(1126)의 단(B,C)에 각기 결합된다. 선택기 스위치(1126)의 출력 단자는 출력 단자(1125)에 결합된다. 출력 단자(1125)는 라인 어드레스 카운터(114; 제6도)의 인에이블 입력 단자(E)에 결합된다. 입력 단자(1123)는 80으로 분할된 카운터(1122) 및 링 카운터(1124)의 각각의 리셋 단자(R) 및, 인버터(1128)의 입력 단자에 결합된다. 인버터 (1128)의 출력 단자는 AND 게이트(1129)의 제2의 입력 단자에 결합된다. AND 게이트(1129)의 출력 단자는 선택기 스위치(1126)의 입력 단자(A)에 결합된다.
동작에 있어서, 주 수직 귀선소거 신호 V BLNK MAIN는 주 비디오 신호의 수직 귀선소거 간격(전술된 바와같은 VBI)이 주사되어지고 있다는 것을 표시하는 주 비디오 신호의 각각의 필드의 최초 21개의 라인동안 논리 '1'신호이며, 그렇지 않은 경우는 논리 '0'신호이다. 상기 신호는 80으로 분할된 카운터(1122)를 0에 리셋시키는 것을 조건으로 하고 링 카운터(1124)가 (1,0,0)의 출력(QA,QB,QC)에서 각기 논리 신호를 발생시키는 것을 조건으로 한다. VBI동안, 인버터(1129)의 출력은 상기 인버터(1129)의 다른 입력 단자에서의 신호의 상태에 관계없이 AND게이트(1129)가 논리 '0'신호를 발생시키는 것을 조건으로 하는 논리 '0'신호이다. 따라서, 선택기 스위치(1126)의 입력 단자(A,B,C)에서의 신호는 VBI동안 모두 논리 '0'이다. VBI 이후에, 주 수직 귀선소거 신호는 논리 '0'신호이다. 인버터(1128)의 출력은 AND 게이트(1129)가 상기 인버터(1128)의 다른 입력 단자에서 링 카운터(1124)의 출력 단자(QA)로부터의 신호를 상기 인버터(1128)의 출력 단자로부터의 선택기 스위치(1126)의 입력 단자(A)에 전달하는 것을 조건으로 하는 논리 '1'신호이다.
VBI 이후의 최초80개의 라인동안(즉, 라인 22 내지 101), 선택기 스위치(1126)의 입력 단자(A,B,C)는 논리 신호(1,0,0)를 각기 수신한다. 주 수평 동기 성분 H MAIN은 80으로 분할된 카운터가 매 주 비디오 신호 수평 라인의 시작에 증가하게 한다. 주 비디오 신호의 80개의 라인이 80으로 분할된 카운터(1122)의 의해 카운트되어진 이후에, 클럭 펄스가 링 카운터(1124)에 제공된다. 그래서, 입력 단자(A,B,C)에서의 논리 신호는 논리 신호(0,1,0)를 각기 수신한다. 이들 논리 신호는 그 다음의 80개의 라인동안(즉, 라인 102 내지 181) 유지된다. 또다른 80개의 라인이 80으로 분할된 카운터(1122)에 의해 카운트된 이후에, 또다른 클럭 펄스가 링 카운터(1124)에 공급된다. 그래서, 선택기 스위치 및 입력 단자(A,B,C)는 논리 신호(0,0,1)를 각기 수신 한다. 이들 논리 신호는 그 다음의 80개의 라인(즉, 라인 182 내지 261)동안 유지된다. 따라서, 입력 단자(A)는 픽쳐-인-픽쳐 화상의 상부의 제3번째 동안, 논리 '1'신호를 수신하고 그렇지 않은 경우 논리 '0'신호를 수신하며; 입력 단자(B)는 중간의 제3번째 동안에는 논리 '1'신호를 수신하고; 입력 단자(C)는 픽쳐-인-픽쳐 화상의 하부의 제3번째동안 논리 '1'신호를 수신하고 그렇지 않은 경우에는 논리 '0'신호를 수신한다. 선택기 스위치(1126)의 입력 단자(A,B,C)중의 한 단자를 출력 단자(1125)에 결합시킨다. 픽쳐-인-픽쳐 화상의 부 비디오 화상의 수직 장소는 선택기 스위치(1126)의 위치에 따라 픽쳐-인-픽쳐 화상의 상부, 중간 또는 하부의 제3번째중 어느 하나동안 판독 어드레스 카운터(110; 제4도)의 라인 어드레스 카운터(114)를 동작시키므로 선택된다.
이하의 청구범위에서, 자기 순서화 메모리란 용어는 최종 수신된 기록 어드레스에 대웅하는 장소에서 시작되는 순차적인 기억 장소에 샘플을 기억시키고 최종 수신된 판독 어드레스에 대응하는 장소에서 시작되는 순차적인 기억 장소로부터 샘플을 검색하는 메모리이다.

Claims (8)

  1. 부 비디오 신호원(50)과; 상기 부 비디오 신호를 표시하는 연속한 샘플을 발생시키는 수단(60)과; 상기 샘플을 발생시키는 수단에 결합된 데이타 입력 단자와, 개시 어드레스 신호를 수신하기 위한 어드레스 입력 단자 및, 데이타 출력 단자를 구비한 자기 순서화 메모리(70)와; 상기 부 비디오 신호원과 상기 자기 순서화 메모리의 상기 입력 단자 수단간에 결합되어, 상기 부 비디오 신호의 수평 라인 간격과 동기 및 상기 부 비디오 신호의 수평 라인 간격의 비율로, 상기 자기 순서화 메모리가 상기 자기 순서화 메모리에 서로 삽입된 다수의 필드 간격으로부터의 부 비디오 신호를 기억시키는 것을 조건으로 해서 발생되어진 순차적인 기록 개시 어드레스 신호를 발생시키는 기록 제어 회로(80,90)와; 주 비디오 신호원(10)과; 비월 반전 상태가 검출되었음을 표시하는 반전 검출신호를 발생하기 위해 상기 주 및 부 비디오 신호원에 결합된 각각의 입력 단자 및 출력 단자를 구비한 비월 반전 검출기 (120)와; 상기 주 비디오 신호원과 상기 자기 순서화 메모리의 상기 어드레스 입력 단자간에 결합되고, 상기 비월 반전 검출기의 상기 출력 단자에 결합된 검출 신호 입력 단자를 구비하며, 상기 주 비디오 신호의 수평 라인 간격과 동기 및 상기 주 비디오 신호의 수평 라인 간격의 비율로 순차적인 판독 개시 어드레스 신호의 순차를 발생시키고 상기 반전 검출 신호에 응답하여 순차적인 판독 개시 어드레스 신호의 변경된 순차를 발생시키는 판독 제어 회로(100, 110) 및; 상기 자기 순서화 메모리의 상기 데이타 출력 단자 및 상기 주 비디오 신호원에 결합되어, 픽쳐-인-픽쳐 비디오 신호를 발생시키는 수단(30)을 포함하는 것을 특징으로 하는 픽쳐-인-픽쳐 비디오 신호 발생기.
  2. 제1항에 있어서, 상기 판독 제어 회로는 주 수평 동기 신호 및 주 수직 동기 신호를 발생시키는 동기 성분 분리기와, 상기 주 수평 동기 신호에 웅답하고, 인에이블 입력 단자를 구비하며, 상기 인에이블 입력 단자에서의 인에이블 신호에 응답하여, 상기 판독 개시 어드레스 신호를 표시하는 신호를 발생시키는 라인 어드레스 카운터와; 상기 주 수평 및 수직 동기 신호에 응답하고, 상기 라인 어드레스 카운터의 상기 인에이블 단자에 결합된 출력 단자를 구비하며, 상기 주 비디오 신호의 현 주사된 라인이 삽입된 부 비디오 신호를 구비할시에 상기 인에이블 신호를 발생시키는 수직 인에이블 신호 발생기 및; 상기 주 수직 동기 신호 및 상기 반전 검출 신호에 웅답하여 상기 라인 어드레스 카운터를 상기 주 비디오 신호의 수직 주사의 시작에서 선정된 값으로 셋팅하는 수단을 포함하는 것을 특징으로 하는 픽쳐-인-픽쳐 비디오 신호 발생기.
  3. 제2항에 있어서, 상기 라인 어드레스 카운터는 상기 주 수평 동기 신호에 웅답하여, 1보다 큰 정수값만큼 증가되는 것을 특징으로 하는 픽쳐-인-픽쳐 비디오 신호 발생기.
  4. 제3항에 있어서, 상기 정수값은 32인 것을 특징으로 하는 픽쳐-인-픽쳐 비디오 신호 발생기.
  5. 제2항에 있어서, 상기 라인 어드레스 신호 카운터는, 상기 판독 개시 어드레스의 하위 비트를 발생시키는 래치 및; 상기 판독 개시 어드레스의 상위 비트를 발생시키는 사전 셋트가능한 2진 카운터를 포함하는 것을 특징으로 하는 픽쳐-인-픽쳐 비디오 신호 발생기.
  6. 제5항에 있어서, 상기 사전 셋트가능한 2진 카운터는 상기 비월 반전 검출기의 상기 출력 단자에 결합된 최하위 비트 및 논리 '0'신호원에 결합된 잔여 비트를 구비한 다중 비트 잼 입력 단자를 포함하는 것을 특징으로 하는 픽쳐-인-픽쳐 비디오 신호 발생기.
  7. 제6항에 있어서, 상기 자기 순서화 메모리의 기억 장소는 한 필드의 부 비디오 신호 정보를 각각 기억할 수 있는 다수의 블럭으로서 할당되고; 상기 라인 어드레스 카운터 셋팅 수단은 상기 부 비디오 신호의 이전에 기억된 필드를 표시하는 샘플이 검색되어질 상기 자기 순서화 메모리의 블럭을 표시하는 신호를 발생시키는 수단과; 상기 블럭 표시 신호를 발생하는 수단에 결합되어, 상기 자기 순서화 메모리의 상기 볼럭의 최초 라인의 판독 개시 어드레스 신호를 표시하는 신호를 발생시키는 블럭 개시 어드레스 발생기 및; 픽쳐-인-픽쳐 비디오 신호내로 상기 부 비디오 신호 정보의 삽입의 시간 기간의 시작에 상기 라인 어드레스 카운터를 상기 최초 라인의 상기 판독 개시 어드레스에 셋팅시키고, 상기 반전 검출 신호에 응답하여 상기 라인 어드레스 카운터를 상기 블럭의 제2의 라인의 판독 개시 어드레스 신호에 셋팅시키는 수단을 포함하는 것을 특징으로 하는 픽쳐-인-픽쳐 비디오 신호 발생기.
  8. 제2항에 있어서, 상기 자기 순서화 메모리의 기억 장소는 한 필드의 부 비디오 신호 정보를 각각 기억할 수 있는 다수의 블럭으로서 할당되고; 상기 라인 어드레스 카운터 셋팅 수단은 상기 부 비디오 신호의 이전에 기억된 필드를 표시하는 샘플이 검색되어질 상기 자기 순서화 메모리의 블럭을 표시하는 신호를 발생시키는 수단과; 상기 블럭 표시 신호를 발생하는 수단에 결합되어, 상기 자기 순서화 메모리의 상기 블럭의 최초 라인의 판독 개시 어드레스 신호를 표시하는 신호를 발생시키는 블럭 개시 어드레스 발생기 및; 픽쳐-인-픽쳐 비디오 신호내로 상기 부 비디오 신호 삽입의 시간 기간의 시작에 상기 라인 어드레스 카운터를 상기 최초 라인의 상기 판독 개시 어드레스에 셋팅시키고, 상기 반전 검출 신호에 응답하여 상기 라인 어드레스 카운터를 상기 블럭의 제2의 라인의 판독 개시 어드레스 신호에 셋팅시키는 수단을 포함하는 것을 특징으로 하는 픽쳐-인-픽쳐 비디오 신호 발생기.
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