JPS63258024A - 薄膜形成装置 - Google Patents
薄膜形成装置Info
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- JPS63258024A JPS63258024A JP9265587A JP9265587A JPS63258024A JP S63258024 A JPS63258024 A JP S63258024A JP 9265587 A JP9265587 A JP 9265587A JP 9265587 A JP9265587 A JP 9265587A JP S63258024 A JPS63258024 A JP S63258024A
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- film
- thin film
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Links
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Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置特に大規模集積回路や３次元集積回
路等に用いられる絶縁膜や導電膜等の薄膜の平坦化堆積
装置に関する。
路等に用いられる絶縁膜や導電膜等の薄膜の平坦化堆積
装置に関する。
表面に段差を持つ基板表面に薄膜を堆積する装置で、同
一もしくは異なるチャンバー内でほぼ等方性堆積と異方
性エッチを交互に行い、薄膜の最終的表面が基板表面の
段差に比して平滑化するごとくした薄膜形成装置である
。
一もしくは異なるチャンバー内でほぼ等方性堆積と異方
性エッチを交互に行い、薄膜の最終的表面が基板表面の
段差に比して平滑化するごとくした薄膜形成装置である
。
大規模集積回路や３次元集積回路等の製造においては配
線の微細化や多層化に伴って眉間絶縁膜の平坦化が必要
とされる。従来、・絶縁膜の平坦化にはバイアスＣＶＤ
やバイアススパッターが有望視されていた。しかし装置
的には未完成である。
線の微細化や多層化に伴って眉間絶縁膜の平坦化が必要
とされる。従来、・絶縁膜の平坦化にはバイアスＣＶＤ
やバイアススパッターが有望視されていた。しかし装置
的には未完成である。
一方、平ｔＨ化のためにはレジスト等を用いたエッチバ
ック技術があるが工程は複雑である。
ック技術があるが工程は複雑である。
本発明は上記の従来技術に対し新規な平坦化薄膜の堆積
装置を提供するものである。
装置を提供するものである。
本発明による装置は表面に段差をもつ基板表面に絶縁膜
もしくは導電膜等の薄膜を堆積する装置で、同一もしく
は異なるチャンバー内で薄膜のほぼ等方性堆積と異方性
エッチを交互に行い、前記薄膜の最終的表面が前記基板
表面の段差に比して平坦化するごとくした薄膜形成装置
である。その応用として等方性堆積を行うチャンバーが
複数個、異方性エッチを行うチャンバーが複数個ある装
置もある。
もしくは導電膜等の薄膜を堆積する装置で、同一もしく
は異なるチャンバー内で薄膜のほぼ等方性堆積と異方性
エッチを交互に行い、前記薄膜の最終的表面が前記基板
表面の段差に比して平坦化するごとくした薄膜形成装置
である。その応用として等方性堆積を行うチャンバーが
複数個、異方性エッチを行うチャンバーが複数個ある装
置もある。
表面に段差をもつ基板表面にほぼ等方性堆積された薄膜
を異方性エッチすると段差側壁に薄膜が残ることを利用
する０等方性堆積と異方性エッチを交互に行うと段差側
壁になだらかな斜面をもつ薄膜が残ることになりＴｓ膜
の最終的表面は基板表面の段差に比して平坦化される。
を異方性エッチすると段差側壁に薄膜が残ることを利用
する０等方性堆積と異方性エッチを交互に行うと段差側
壁になだらかな斜面をもつ薄膜が残ることになりＴｓ膜
の最終的表面は基板表面の段差に比して平坦化される。
以下に図面を用いて本発明を詳述する。
＋１１実施例１ （第１図、第２図）
第１図（５）〜（［１と第２図には本発明の薄膜形成装
置による各ステップにおける基板断面図とプロセスシー
ケンスを示す、第１図（ａｌは薄膜堆積前の基板断面で
例えばＳｉ基板上の５ｉＱ１膜２上に＾Ｌ膜３を選択形
成したものである。第１図（ｂｌは薄膜形成装置内での
第１ステツプとして例えば５ｉＯＮＩＩ！：！４を堆積
した状態である。堆積はプラズマＣＶＩ）（ｐｃＶＤ）
などでほぼ等方性堆積を行う、第１図（Ｃ１は第２ステ
ツプとして５ｉＯＮＩｌ々４を異方性エッチしてＡＬＩ
ＦＪ３の側壁に５ｉＯＮスペーサ４１を形成した状態で
ある。異方性エッチは反応性イオンエッチ（１’２１Ｅ
）やプラズマエッチ８ イオンビームエッチなどが用い
られる。第１図（ｄｌは第３ステツプとして再び５ｉＯ
ＮＩｌ！４０を堆積した状態、第１図ｔｅｌは第４ステ
ツプとして異方性エッチした状態を示す。第５ステツプ
として５ｉＯＮ膜４００を堆積した状態が第１図（【）
であり、５ｉＯＮ表面は平坦化される。これは５ｉＯＮ
スペーサが基板１表面の凹部を埋める形で残るためであ
る。第１図（ａｌ〜（ｎの例では第５ステツプまでを示
したが実際には第２図のシーケンスのように堆積とエッ
チのステップが任意のサイクルに繰り返される。最終ス
テップは堆積である。
置による各ステップにおける基板断面図とプロセスシー
ケンスを示す、第１図（ａｌは薄膜堆積前の基板断面で
例えばＳｉ基板上の５ｉＱ１膜２上に＾Ｌ膜３を選択形
成したものである。第１図（ｂｌは薄膜形成装置内での
第１ステツプとして例えば５ｉＯＮＩＩ！：！４を堆積
した状態である。堆積はプラズマＣＶＩ）（ｐｃＶＤ）
などでほぼ等方性堆積を行う、第１図（Ｃ１は第２ステ
ツプとして５ｉＯＮＩｌ々４を異方性エッチしてＡＬＩ
ＦＪ３の側壁に５ｉＯＮスペーサ４１を形成した状態で
ある。異方性エッチは反応性イオンエッチ（１’２１Ｅ
）やプラズマエッチ８ イオンビームエッチなどが用い
られる。第１図（ｄｌは第３ステツプとして再び５ｉＯ
ＮＩｌ！４０を堆積した状態、第１図ｔｅｌは第４ステ
ツプとして異方性エッチした状態を示す。第５ステツプ
として５ｉＯＮ膜４００を堆積した状態が第１図（【）
であり、５ｉＯＮ表面は平坦化される。これは５ｉＯＮ
スペーサが基板１表面の凹部を埋める形で残るためであ
る。第１図（ａｌ〜（ｎの例では第５ステツプまでを示
したが実際には第２図のシーケンスのように堆積とエッ
チのステップが任意のサイクルに繰り返される。最終ス
テップは堆積である。
異方性エッチはその前の堆積膜に対してオーバーエッチ
量＋１０〜−２０％の範囲で行われる。
量＋１０〜−２０％の範囲で行われる。
以上の各ステップは同一チャンバー内で連続的に行える
が、ｔｔｔ 積とエッチを異なるチャンバーで行った方
がスループント的に有利であるし、堆積とエッチの基板
温度もほぼ等しいことが望ましい。
が、ｔｔｔ 積とエッチを異なるチャンバーで行った方
がスループント的に有利であるし、堆積とエッチの基板
温度もほぼ等しいことが望ましい。
（２）実施例２（第３図）
第３図には本発明の薄膜形成装置の一概念図を示す０本
装置はチャンバー数Ｎからなるマルチチャンバーで、薄
膜が堆積されるべき基板はチャンバー１ （ＣＨ−１
）にセットされて最初に堆積を行い、真空を破ることな
くＣ１１−２に移されエッチを行う。
装置はチャンバー数Ｎからなるマルチチャンバーで、薄
膜が堆積されるべき基板はチャンバー１ （ＣＨ−１
）にセットされて最初に堆積を行い、真空を破ることな
くＣ１１−２に移されエッチを行う。
これが連続してＣｌ１−Ｎ−１でエッチ、ＣＮ−Ｎで最
後の堆積が行われる。このようにしてスルーブツトを大
きくできる。
後の堆積が行われる。このようにしてスルーブツトを大
きくできる。
エッチと堆積の間に等方性エッチステップを入れて基板
のクリーニングを行えば堆積された薄膜の膜質はより良
いものとなる０等方性エッチステノブは第３図でＣＩｌ
−２，Ｃ１１−４，−−−、Ｃｌｌ−Ｎ−１で異方性エ
ッチの後行ってもよいし、Ｃ１１−２とＣ１１−３，Ｃ
１１−４とＣＩｌ−５，−−・−ＣＩｌ−Ｎ−１とＣｌ
１−Ｎの間に独立チャンバーを設けることもできる。
のクリーニングを行えば堆積された薄膜の膜質はより良
いものとなる０等方性エッチステノブは第３図でＣＩｌ
−２，Ｃ１１−４，−−−、Ｃｌｌ−Ｎ−１で異方性エ
ッチの後行ってもよいし、Ｃ１１−２とＣ１１−３，Ｃ
１１−４とＣＩｌ−５，−−・−ＣＩｌ−Ｎ−１とＣｌ
１−Ｎの間に独立チャンバーを設けることもできる。
以上本発明を５ＬＯＮ堆積を例に述べたが、他の絶縁膜
例えば５ｉ０２． ＳｉＮ、 ＢＳＧ、 ＢＰＳＧ、
−−−−−にも適用されるし、金属膜堆積にも応用でき
る。等方性堆積はＰＣＶＤに限らず減圧ＣＶＤ、光ＣＶ
Ｄなど減圧下でするものが望ましい。本発明による装置
はＬＳＩや３次元ＩＣなどのＳｉ系ｒｃだけでなく、Ｇ
ａＡｓなどのＩＣ，ＴＰＴなどの薄膜デバイスの製造に
も用いることができる。
例えば５ｉ０２． ＳｉＮ、 ＢＳＧ、 ＢＰＳＧ、
−−−−−にも適用されるし、金属膜堆積にも応用でき
る。等方性堆積はＰＣＶＤに限らず減圧ＣＶＤ、光ＣＶ
Ｄなど減圧下でするものが望ましい。本発明による装置
はＬＳＩや３次元ＩＣなどのＳｉ系ｒｃだけでなく、Ｇ
ａＡｓなどのＩＣ，ＴＰＴなどの薄膜デバイスの製造に
も用いることができる。
第１図ｉａｌ〜（ｒ）は本発明の薄膜形成ステップを説
明するための断面図、第２図は本発明のプロセスシーケ
ンスを示す図、第３図は本発明による装置の概念図であ
る。 ｌ・・・・・・・・Ｓｉ基板 ２・・・・・・・・ＳｉＯ□膜 ３ ・ ・ ・ ・ ・ ・ ・ ・ Ａし膜４、．１
０，４１，４２，４００・・５ｉＯＮ膜以上
明するための断面図、第２図は本発明のプロセスシーケ
ンスを示す図、第３図は本発明による装置の概念図であ
る。 ｌ・・・・・・・・Ｓｉ基板 ２・・・・・・・・ＳｉＯ□膜 ３ ・ ・ ・ ・ ・ ・ ・ ・ Ａし膜４、．１
０，４１，４２，４００・・５ｉＯＮ膜以上
Claims (2)
- （１）表面に段差をもつ基板表面に絶縁膜もしくは導電
膜等の薄膜を堆積する装置で、同一もしくは異なるチャ
ンバー内で前記薄膜のほぼ等方性堆積と前記薄膜の異方
性エッチを交互に行い、前記薄膜の最終的表面が前記基
板表面の段差に比して平滑化するごとくした薄膜形成装
置。 - （２）前記等方性堆積を行うチャンバーが複数個あり、
前記異方性エッチを行うチャンバーが複数個ある装置で
交互に等方性堆積と異方性エッチができるように構成さ
れると共に、該装置に装填された前記基板に対して最初
と最後の工程は等方性堆積されるように構成されたこと
を特徴とする特許請求の範囲第１項記載の薄膜形成装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9265587A JPS63258024A (ja) | 1987-04-15 | 1987-04-15 | 薄膜形成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9265587A JPS63258024A (ja) | 1987-04-15 | 1987-04-15 | 薄膜形成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63258024A true JPS63258024A (ja) | 1988-10-25 |
Family
ID=14060485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9265587A Pending JPS63258024A (ja) | 1987-04-15 | 1987-04-15 | 薄膜形成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63258024A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0496331A (ja) * | 1990-08-14 | 1992-03-27 | Miyazaki Oki Electric Co Ltd | 半導体素子の製造方法 |
| US5183772A (en) * | 1989-05-10 | 1993-02-02 | Samsung Electronics Co., Ltd. | Manufacturing method for a DRAM cell |
-
1987
- 1987-04-15 JP JP9265587A patent/JPS63258024A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5183772A (en) * | 1989-05-10 | 1993-02-02 | Samsung Electronics Co., Ltd. | Manufacturing method for a DRAM cell |
| JPH0496331A (ja) * | 1990-08-14 | 1992-03-27 | Miyazaki Oki Electric Co Ltd | 半導体素子の製造方法 |
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