JPH0496331A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH0496331A JPH0496331A JP21378090A JP21378090A JPH0496331A JP H0496331 A JPH0496331 A JP H0496331A JP 21378090 A JP21378090 A JP 21378090A JP 21378090 A JP21378090 A JP 21378090A JP H0496331 A JPH0496331 A JP H0496331A
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- sin film
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- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000000034 method Methods 0.000 claims abstract description 18
- 230000001681 protective effect Effects 0.000 claims abstract description 13
- 239000002184 metal Substances 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 238000005530 etching Methods 0.000 abstract description 3
- 239000000758 substrate Substances 0.000 abstract 2
- 239000000356 contaminant Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業、Ｊ−の利用分野）
この発明は、Ｒ−１−Ｅ（Ｒｅａｅ目ｖｅ Ｗｏｎ Ｅ
ｔｃｈｉｎ［り技術を用いて良好なステップカバ・−を
有する保護膜を形成できるようにＵ７た半導体素子の製
造方法に関するものである。
ｔｃｈｉｎ［り技術を用いて良好なステップカバ・−を
有する保護膜を形成できるようにＵ７た半導体素子の製
造方法に関するものである。
（従来の技術）
崖導体装置において、ＡＩ配線形成後は、表面保護の目
的で、表面に保護膜を形成している。この保１膜は表面
を傷から保護するととも番こ、列部からの汚染物質の侵
入を防止（７ている。
的で、表面に保護膜を形成している。この保１膜は表面
を傷から保護するととも番こ、列部からの汚染物質の侵
入を防止（７ている。
これには、ＡＰ −ＣＶＤテ得られるＰＳＧ膜やＰＥ−
ＣＶＩ）で得られるシリコン窒化膜などが用いられてい
る。
ＣＶＩ）で得られるシリコン窒化膜などが用いられてい
る。
第２図は従来の半導体素子の製造方法を説明するだめの
断面図であり、Δ１配線１の形成後、ＡＰＣＶＤ ４こ
より、Ｐａｄ ＰＳＧ ｌｌｉ ２を約５００〜１００
０人程度の厚さに形成する。
断面図であり、Δ１配線１の形成後、ＡＰＣＶＤ ４こ
より、Ｐａｄ ＰＳＧ ｌｌｉ ２を約５００〜１００
０人程度の厚さに形成する。
その後、ＰＥ−ＣＶＤ ニより、四ミーＳｉＮ膜３苓約
５０００ ＝ １５０００人程度人程さに形成して、下
地の表面保護膜として用いている。
５０００ ＝ １５０００人程度人程さに形成して、下
地の表面保護膜として用いている。
（発明が解決しようとする課題）
しかしながら、以上に述べた半導体素子の製造方法では
、段差４．５が生し、保１１ｔ［としてのＰＥ−ＳｉＮ
Ｍ ３のステップカバーが悪いため、ＰＥＳｉＮ膜３
にボイド６が生じるとともに、ＰＥ −ＳｉＮ膜３の非
常に薄い個所７０発生がある。
、段差４．５が生し、保１１ｔ［としてのＰＥ−ＳｉＮ
Ｍ ３のステップカバーが悪いため、ＰＥＳｉＮ膜３
にボイド６が生じるとともに、ＰＥ −ＳｉＮ膜３の非
常に薄い個所７０発生がある。
このため、外部からの汚染物質を十分に防ぐことができ
ず、半導体装置の信頼性に著しい影響を与えていた。
ず、半導体装置の信頼性に著しい影響を与えていた。
この発明は前記従来技術が持っている問題点のうち、保
護膜のステップカバーが悪い点について解決した半導体
素子の製造方法を提供するものである。
護膜のステップカバーが悪い点について解決した半導体
素子の製造方法を提供するものである。
（課題を解決するための手段）
この発明は前記問題点を解決するために、半導体素子の
製造方法において、ＰＥ−ＳｉＮ膜生成時にＲＩＥ技術
を組み合わせてＰＥ−ＳｉＮ膜生成とＲＩＥ処理を連続
的に行う工程を導入したものである。
製造方法において、ＰＥ−ＳｉＮ膜生成時にＲＩＥ技術
を組み合わせてＰＥ−ＳｉＮ膜生成とＲＩＥ処理を連続
的に行う工程を導入したものである。
（作 用）
この発明によれば、半導体素子の製造方法において、以
上のような工程を導入したので、ＰＥ−ＳｉＮ膜生成中
にＲＩＥ技術を組み合わせて繰り返すから、ＰＥ−Ｓｉ
Ｎ膜は異方性エツチングされながら生膜され、多種多様
の下地の段差があっても、良好なステップカバーをもっ
たＰＥ −ＳｉＮ膜による保護膜が生成され、したがっ
て、前記問題点を除去できる。
上のような工程を導入したので、ＰＥ−ＳｉＮ膜生成中
にＲＩＥ技術を組み合わせて繰り返すから、ＰＥ−Ｓｉ
Ｎ膜は異方性エツチングされながら生膜され、多種多様
の下地の段差があっても、良好なステップカバーをもっ
たＰＥ −ＳｉＮ膜による保護膜が生成され、したがっ
て、前記問題点を除去できる。
（実施例）
以下、この発明の半導体素子の製造方法の実施例につい
て図面に基づき説明する。第１図（ａ）および第１図（
ｂ）はその一実施例を説明するための工程断面図である
。
て図面に基づき説明する。第１図（ａ）および第１図（
ｂ）はその一実施例を説明するための工程断面図である
。
まず、第１図（ａ）に示すように、Ｍ配線１１の形成後
、ＡＰ −ＣＶＤによりＰａｄ ＰＳＧ膜１２を生成す
る。
、ＡＰ −ＣＶＤによりＰａｄ ＰＳＧ膜１２を生成す
る。
次に、ＰＥ−ＣＶＤニより、ＰＥ−ＳｉＮ膜１３を約５
００〜１００００人程度の膜厚で形成する。その後、同
一炉内でプラズマ出力、ガス（ＣＦ、等）真空度の条件
を変更させて、ＲＩＥを行い、ＰＥ ＳｉＮ膜１４を
保護膜として生成する。
００〜１００００人程度の膜厚で形成する。その後、同
一炉内でプラズマ出力、ガス（ＣＦ、等）真空度の条件
を変更させて、ＲＩＥを行い、ＰＥ ＳｉＮ膜１４を
保護膜として生成する。
つまり、この工程を繰り返すことにより、ＰＥＣＶＤ装
置のプログラムの変更のみで、生膜、 ＲＩＥ生膜、
ＩＩＩＥ・・・の繰返し工程が可能となり、これにより
、ＰＥ−ＳｉＮは異方性エツチングをされながら生成さ
れていく。
置のプログラムの変更のみで、生膜、 ＲＩＥ生膜、
ＩＩＩＥ・・・の繰返し工程が可能となり、これにより
、ＰＥ−ＳｉＮは異方性エツチングをされながら生成さ
れていく。
したがって、オーバハングがなくなり、生成レート、エ
ツチングレートを変更させるだけで、多種多様の下地段
差があったとしても、第１図０））に示すように、ＰＥ
−ＳｉＮ膜１５による良好なステップカバーをもった
保護膜が得られる。
ツチングレートを変更させるだけで、多種多様の下地段
差があったとしても、第１図０））に示すように、ＰＥ
−ＳｉＮ膜１５による良好なステップカバーをもった
保護膜が得られる。
（発明の効果）
以上詳細に説明したように、この発明によ軌ば、ＲＩＥ
技術をＰＥ−ＳｉＮ膜生成時に組み合わせて繰り返し処
理を行うようにしたので、どのような段差の厳しい下地
があったとしても、良好なステップカバーをもった保護
膜が得られる。
技術をＰＥ−ＳｉＮ膜生成時に組み合わせて繰り返し処
理を行うようにしたので、どのような段差の厳しい下地
があったとしても、良好なステップカバーをもった保護
膜が得られる。
また、ＰＥ−ＳｉＮ Ｉｌｌ生成およびＲＩＥはどちら
もプラズマのエネルギを利用するため、この技術は連続
に処理することが可能であり、ＰＥ−ＣＶＤ装置のプロ
グラムの変更のみで処理が可能となる。
もプラズマのエネルギを利用するため、この技術は連続
に処理することが可能であり、ＰＥ−ＣＶＤ装置のプロ
グラムの変更のみで処理が可能となる。
第１図（ａ）および第１図（ｂ）はこの発明の半導体素
子の製造方法の一実施例を説明するための工程断面図、
第２図は従来の半導体素子の製造方法の工程断面図であ
る。 １１・Ａｔ配線、１２ ・・Ｐａｄ ＰＳＧ膜、１３〜
１５・・・ＰＥ−ＳｉＮ膜。 特許出願人 宮崎沖電気株式会社
子の製造方法の一実施例を説明するための工程断面図、
第２図は従来の半導体素子の製造方法の工程断面図であ
る。 １１・Ａｔ配線、１２ ・・Ｐａｄ ＰＳＧ膜、１３〜
１５・・・ＰＥ−ＳｉＮ膜。 特許出願人 宮崎沖電気株式会社
Claims (1)
- 【特許請求の範囲】 （ａ）金属配線の形成後、ＡＰ−ＣＶＤによりＰａｄＰ
ＳＧ膜を生成してＰＥ−ＳｉＮ膜を形成する工程と、（
ｂ）上記ＰＥ−ＳｉＮ膜生成後、同一炉内でプラズマ出
力およびガス真空度等の条件を変え、ＲＩＥおよびＰＥ
−ＳｉＮ膜の生成処理を繰り返して保護膜を生成する工
程と、 よりなる半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21378090A JPH0496331A (ja) | 1990-08-14 | 1990-08-14 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21378090A JPH0496331A (ja) | 1990-08-14 | 1990-08-14 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0496331A true JPH0496331A (ja) | 1992-03-27 |
Family
ID=16644919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21378090A Pending JPH0496331A (ja) | 1990-08-14 | 1990-08-14 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0496331A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7557038B2 (en) * | 2004-12-23 | 2009-07-07 | Dongbu Electronics Co., Ltd. | Method for fabricating self-aligned contact hole |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63258024A (ja) * | 1987-04-15 | 1988-10-25 | Seiko Instr & Electronics Ltd | 薄膜形成装置 |
| JPH01296626A (ja) * | 1988-05-24 | 1989-11-30 | Semiconductor Energy Lab Co Ltd | プラズマ気相反応装置 |
-
1990
- 1990-08-14 JP JP21378090A patent/JPH0496331A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63258024A (ja) * | 1987-04-15 | 1988-10-25 | Seiko Instr & Electronics Ltd | 薄膜形成装置 |
| JPH01296626A (ja) * | 1988-05-24 | 1989-11-30 | Semiconductor Energy Lab Co Ltd | プラズマ気相反応装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7557038B2 (en) * | 2004-12-23 | 2009-07-07 | Dongbu Electronics Co., Ltd. | Method for fabricating self-aligned contact hole |
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