JPS63255969A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、半導体装置の製造方法、特に低不純物濃度
トレイン（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ　
：　Ｌ　ＤＤ）構造を有する半導体装置の製造方法に関
する。

（従来の技術） 例えばメモリ、マイクロプロセッサ及びその他の大規模
集積回路（ＬＳＩ）を構成する電子デバイスでは、電子
機器の小型化、高速化、低電力化といった種々の要求に
応じて、超高密度集積回路（ＶＬＳＩ）Ｖ達成するため
の研究開発が進められている。

特に、高速化を図ることが可能なｎチャネルを有するＭ
Ｏ８電界効果型トランジスタ（Ｎ−ｃｈａｎｎｅｌＭｅ
ｔａｌ　０ｘｉｄｅ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　Ｆ
ｉｅｌｄ　Ｅｆｆｅｃｔ丁ｒａｎｓｉｓｔｏｒ８以下、
ＮＭＯ３半導体半導体装子る。）では、デバイスの微細
化に伴なってゲート長が短縮すると、短チヤネル効果と
がホットキャリヤ効果といったチャネル部分での電界集
中が半導体装置の動作時′注に悪影響を及ぼす現象が生
しる。これかため、例えば、文献■：　「超高速ＭＯＳ
デバイス」　（超高速デジタルデバイス・シリーズ２、
菅野卓雄監修、香山晋編、培風館発行）に開示されるよ
うなＬＤＤ構造を形成してホットキャリア耐圧を向上せ
しめる技術が知られでいる。

以下、図面ヲ参照して、このＬＤＤ構造を有する半導体
装置の一例として、従来のＮ　Ｍ　ＯＳ半導体装置の製
造方法につき説明する。

第３図（Ａ）〜（Ｄ）は、ＮＭＯ３半導体半導体装子的
な断面により示す製造工程図である。

尚、これら図においては、ＮＭＯ３半導体半導体装子テ
ィブ領ｔｌのみに注目して示すと共に、断面を示すハツ
チングは一部分を除いて省略し、また、以下の説明の理
解を容易とするために、各製造工程における製造途中の
ＮＭＯ３半導体半導体装子Ｏ８半導体半導体レフ包括的
に表現するものとする。ざらに、これら図中、各々の機
能を有する不純物拡散領域は、夫々の不純物拡散領域を
活性化するために行なわれるアニーリング後の状態とし
て示すと共に、当該アニーリングの工程についでは省略
して説明するものとする。

図中、１１は第１導電型シ１ノコンよりなる半導体基板
としてｐ型シリコンよりなる半導体基板、１３は半導体
基板１１を酸化雰囲気中で熱処理することによって、当
該半導体基板１１の表面に形成されたゲート酸化膜、１
５は例えばリン（Ｐ）、砒素（Ａｓ）またはその他のｎ
型不純物をドープしたポリシリコン（ｐｏｌｙ−Ｓｉ）
からなるｐｏｌｙ−３ｉ層、１７はｐｏｌｙ−３ｉ層１
５ヲエッチングして形成されるゲート電極、１９はゲー
ト電極１７を形成するためｐｏｌｙ−３ｉ層１５上に画
成されたゲート電極形成用レジストパターン、２１は上
述した第１導電型シリコンとしてのｐ型半導体基板に対
して、第２導電型不純物としてのｎ型不純物をイオン注
入しで形成されるｎ−領域、２３は例えば二酸化ケイ素
（ＳｉＯ２）を堆積して形成されるサイドウオール形成
用の被着層（以下、単に被着層２３と称する場合も有る
。）、２５はサイドウオール、２７は上述した第２導電
型不純物であるｎ型不純物をイオン注入しで形成される
ｎ１領域、２９はＮＭＯ３半導体半導体装子。

まず始めに、熱処理によって、ゲート酸化膜１３を半導
体基板１１の表面に形成した後、任意好適な被着方法に
より上述の材料からなるｐｏｌｙ−３ｉ層１５を半導体
基板１１上の全面に被着せしめる。然る後、レジスト材
料を上述の半導体基板ｌｌ上の全面に塗布し、ゲート電
極を形成するための所定の領域に、ゲート電極形成用レ
ジストパターン１９ヲ画成する（第３図（Ａ））。

続いて、上述のゲート電極形成用レジストパターン１９
をマスクとして、例えば反応性イオンエツチング（Ｒｅ
ａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｑ：ＲＩＥ）法の
ような、所謂、異方性を有するエツチング方法によつゲ
ート電極１７を形成する。この後、ゲート電極形成用レ
ジストパターンを除去し、上述したゲート電極１７をマ
スクとして、例えばリン（Ｐ）、砒素（Ａｓ）またはそ
の他のｎ型不純物（第３図（Ｂ）中、矢印ａで示す。）
をイオン注入ぜしめｎ−領域２１（斜線を付しで示す６
）を形成する。このｎ−領域２１には、通常、１０１８
個／ｃｍ３程度の濃度のｎ型不純物か注入せしめられる
。

次に、上述の半導体基板１１上の全面に、例えば化学的
気相成長（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓ
ｉｔｉｏｎ：ＣＶＤ）法またはその他任意好適な方法に
より、前述の材料からなる被着層２３を堆積する（第３
図（Ｃ））。

続いて、前述のＲＩＥ法により、上述の被着層２３を異
方性エツチング処理し、サイドウオール２５ヲ形成する
。このサイドウオールの幅は、通常、第３図（Ｃ）によ
り説明した被着層２３の厚さを調節して行なわれる。但
し、ここで用いたサイドウオールの幅とは半導体基板表
面に対して平行な方向の長さを表わし、第３図（Ｄ）中
、βとしで示すものである。然る後、当該サイドウオー
ル２５とゲート電極１７とをマスクとして用い、第３図
（Ｄ）中、矢印すで示すｎ型不純物をイオン注入してｎ
＋領域２７を形成する。前述したｎ−領域２１に注入せ
しめられたｎ型不純物濃度か１０１８個／Ｃｍ３である
のに対して、このｎ十領域２７には１０２０個／Ｃｍ３
程度の高濃度の不純物か注入されるのか一般的である。

このようにして、比較的低濃度のｎ−領域２１と比較的
高濃度のｎ十領域２７とを形成したＮＭＯ３半導体装＝
２９を得た後、中間絶縁層、オーミツウコンタクト電極
及びその他の図示しでいない構成成分を配設することに
より、ＬＤＤ構造を有するＮＭＯ８半導体装置を得る。

また、ここで図面を参照して説明した半導体装置の製造
方法においては、ゲート電極の構成材料ｕｐｏｌｙ−Ｓ
ｉとしで説明したが、この材料に限定されるものではな
く、例えば金属ポリサイド、金属シリサイド或いは金属
単体から構成される場合等、設計に応して種々の構成材
料が用いられでいる。

一方、ｐチャネルを有するＭＯＳデバイス（ＰＭＯ５半
導体装Ｍ）では、例えば文献■：「日経マイクロデバイ
スＪ　　（１９８５年７月１日号、第１３６〜１４０頁
）に開示されるような埋込みチャネルＬＤＤ構造か知ら
れている。しかしながら、現在のゲート長ではＮＭＯ８
半導体半導体装へホットキャリア耐圧が高いＰＭＯ３半
導体装曹にも、今後期待される半導体装置の微細化に伴
ない、埋込みチャネルしＤＤ構造に代わって、上述のＮ
ＭＯ３半導体装置に関するＬＤＤ構造と同様な、不純物
拡散領域におけるプロファイルの制御が必要となる傾向
にある。

従って、上述したＬＤＤ構造は、ＭＯＳデバイスのチャ
ネル部分における不純物濃度を制御することにより、例
えばＣＭ　ＯＳ　（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔ
ａｌ　０ｘｉｄｅ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）また
はその他ｆ！々のＭＯＳデバイスの高速化及び低消費電
力化を図るための重要な技術として注目されでいる。

（発明か解決しようとする問題点） しかしなから、上述したしＤＤ構造において、比較的低
濃度の不純物を有するｎ−領域でのプロファイル（Ｐｒ
ｏｆｉｌｅ）はサイドウオールの幅ρに大きく依存する
か、当該サイドウオールの幅ρは被着層の膜厚とサイド
ウオール形成時の異方性エツチング処理との２つの条件
に大きく左右される。これかため、上述のサイドウオー
ルの幅βを制御することは難易度が高く、再現性が低く
、歩留りが悪いという問題点が有った。

この発明の目的は、上述した従来の問題点に鑑み、微細
化に伴なうホットキャリア耐圧の低下を回避し、高速化
及び低消費電力化を図ることか可能な優れた半導体装Ｎ
を歩留り良く得るための製造方法を提供することに有る
。

（問題点を解決するための手段） この目的の達成を図るため、この出願の第１発明である
半導体装置の製造方法によれば、第１導電型シリコンよ
りなる半導体基板に形成されたゲート酸化膜上に、ゲー
ト電極形成用レジストパターンを用いてゲート電極を形
成するための等方性エツチング処理を行なう工程と、上
述のゲート電極形成用レジストパターン及びゲート電極
をマスクとして高濃度の第２導電型不純物拡散領域を形
成するための第１のイオン注入を行なう工程と、 上述のゲート電極形成用レジストパターンを除去した後
、前述のゲート電極をマスクとして低濃度の第２導電型
不純物拡散領域を形成するための第２のイオン注入を行
なう工程とを含むことを特徴としている。

また、この出願の第２発明である半導体装置の製造方法
によれば、 第１導電型シリコンよりなる半導体基板に形成されたゲ
ート酸化膜上に、ゲート電極形成用レジストパターンを
用いてゲート電極を形成するための異方性エツチング処
理を行なう工程と、上述のゲート電極形成用レジストパ
ターン及びゲート電極をマスクとして高濃度の第２導電
型不純物拡散領域を形成するための第１のイオン注入を
行なう工程と、 上述のレジストパターンを用いで、前述のゲート電極を
サイドエツチングする工程と、上述のレジストパターン
を除去した後、上述のゲート電極をマスクとして低濃度
の第２導電型不純物拡散領域を形成するための第２のイ
オン注入を行なう工程と を含むことを特徴としている。

（作用） この出願の第１発明の半導体装置の製造方法によれば、
ます、ゲート電極形成を等方性エツチング処理によって
行なう。この際に用いたゲート電極形成用レジストパタ
ーンをマスクとして比較的高濃度の不純物拡散領域を形
成するための第１のイオン注入を行なう。この後、上述
のゲート電極形成用レジストパターンを除去し、前述の
等方性エツチング処理によって形成されたゲート電極の
サイドエツチング部を利用しで、第２のイオン注入を行
なって比較的低濃度の不純物拡散領域を形成する構成と
なっている。

また、この出願の第２発明の半導体装置の製造方法によ
れば、ゲート電極形成を異方″注エツチング処理によっ
て行なった債、ゲート電極或いはゲート電極形成用レジ
ストパターンをマスクとして、比較的高濃度の不純物拡
散領域を形成するための第１のイオン注入を行なう。こ
の後、上述のゲート電極形成用レジストパターンをエツ
チング用のマスクとしで用い、等方性エツチング処理に
より、ゲート電極にサイドエツチング部を形成する。然
る後、ゲート電極形成用レジストパターンを除去して、
第２のイオン注入を行ない、比較的低濃度の不純物拡散
領域を形成する構成となっている。

従って、いずれの発明においでも、ゲート電極を等方性
エツチングすることにより、従来技術で説明したサイド
ウオールの幅βに相当するサイドエツチング部を形成し
、低濃度の不純物拡散領域を形成することができる。こ
れがため、サイドウオールを形成するための工程が不要
となる。

（実施例） 以下、図面を参照しで、この発明の半導体装置の製造方
法の実施例につき説明する。

１１夫茄泗 ます、この出願の第１発明である半導体＠百の製造方法
に係る第１実施例につき図面を参照しで説明する。

第１図（Ａ）〜（Ｃ）は、第３図（Ａ）〜（Ｄ）と同様
に、半導体装フの製造工程を基板の概略的断面により示
した製造工程図である。尚、図中、この発明の特徴とな
る構成成分を除き、第３図（Ａ）〜（Ｄ）で既に説明し
た各構成成分と同一の機能を有する構成成分については
同一の符号を付しで示し、詳細な説明は省略する。

まず始めに、第３図（Ａ）を用いて既に説明したように
、半導体基板１１の表面にゲート酸化膜１３を形成し、
ｐｏｌｙ−３ｉ層１５を積層した後、ゲート電極形成用
レジストパターンＩ９ヲ画成する（第１図（ハ））。

次に、上述のゲート電極形成用レジストパターン１９ヲ
マスクとして、例えば四フッ化炭素（ｃＦ４）と酸素（
０２）とをエツチングガスとしで用いたプラズマエツチ
ング法のようなρｏｌｙ−Ｓｉ　＠選択的にエツチング
する任意好適な方法によりｐｏｌｙ−３ｉ　、層１５に
対する等方性エツチング処理を行ない、ゲート電極３１
を形成する。この際、当該ゲート電極３１の周囲であり
、かつゲート電極形成用レジストパターン１９の下に回
り込んた部分には等方性エツチング処理によつサイドエ
ツチング部３３（第１図（Ｂ）中、破線で囲んで示す。

）が形成される。

続いて、上述のゲート電極形成用レジストパターン１９
ヲマスクとして、矢印すで示すｎ型不純物をイオン注入
し、従来と同様に１０２０個／ｃｍ３程度の高濃度の第
２導電型不純物拡散領域としてのｎ＋領域３５を形成す
る（菓１図（Ｂ））。

但し、上述したサイドエツチング部３３とは、等方性エ
ツチング処理により、ゲート電極形成用レジストパター
ンの周縁部の下側のゲート電極の一部分か除去された部
分を表わすものである。

次に、ゲート電極形成用レジストパターン１９を除去し
た後、上述のゲート電極３１ヲマスク゛としで、矢印ａ
で示すｎ型不純物をイオン注入し、１０１８個／ｃｍ３
程度の低濃度の第２導電型不純物拡散領域としてのｎ−
領域３７（斜線を付しで示す。）を形成する（第１図（
Ｃ））。

このような工程により得られたＮＭＯ３半導体装置３９
に、従来と同様の工程により中間絶縁層、オーミックコ
ンタクト電極及びその他の図示しでいない構成成分を配
設してＬＤＤ構造を有するＮＭＯ３半導体装２か完成す
る。

剃λ大ああ 次に、図面ヲ参照しで、この出願の第２発明であるＣＭ
Ｏ３半導体装置の製造方法に係る第２寅施例につき説明
する。

第２図（Ａ）〜（Ｃ）は、上述の第１実施例と同様に、
ＮＭＯ８半導体装置の製造工程を基板の概略的断面によ
り示した製造工程図である。尚、同図にあいでも、第１
実施例と同様に、第３図（Ａ）〜（Ｄ）で既に説明した
各構成成分と同一の機能を有する構成成分については同
一の符号を付して示し、詳細な説明は省略しで示す。

まず始めに、上述の第１実施例でも説明したように、ゲ
ート酸化膜１３、ｐｏｌｙ−Ｓｉ層１５、ゲート電極形
成用レジストパターン１９ヲ半導体基板１１の上に形成
する（第２図（Ａ））。

次に、第３図（８）により説明したように、上述のゲー
ト電極形成用レジストパターン１９ヲマスクとして、例
えばＲＩＥ法によって異方性エツチング処理を行ないゲ
ート電極４１ヲ形成する。

続いて、上述のゲート電極形成用レジストパターン１９
をマスクとしで、図中矢印すで示すｎ型不純物をイオン
注入し、１０２０個／Ｃｍ３程度の高濃度の第２導電型
不純物拡散領域としてのｎ＋領域３５そ形成する（第２
図（Ｂ））。

次に、ゲート電極形成用レジストパターン１９ソマスク
として、例えば前述のエツチングガスを用いてプラズマ
エツチング法により等方性エツチング処理を行ない、ゲ
ート電極４１ヲサイドエツチングしてサイドエツチング
部４３（図中、破線で囲んで示す。）を形成する。然る
後、上述のゲート電極形成用レジストパターン１９ヲ除
去し、上述のゲート電極４１ヲマスクとして、矢印ａで
示すｎ型不純物をイオン注入し、１０１８個／ｃｍ３程
度の低濃度の第２導電型不純物拡散領域としてのｎ−領
域３７（斜線を付して示す。）を形成する（第２図（Ｃ
））。但し、前述したように、サイドエツチング部４３
とは、等方性エツチング処理により除去されるゲート電
極の周縁部を示している。

このような工程により得られたＮＭＯ３半導体半導体装
置４５間絶縁層、オーミックコンタクト電極及びその他
の図示しでいない構成成分を配設してＬＤＤ構造を有す
るＮＭＯ３半導体半導体装酸する。

以上、この発明の半導体装での製造方法の実施例につき
詳細に説明したか、この発明は上述の実施例にのみ限定
されるものではない。例えば、この実施例では、ＭＯＳ
デバイスを構成する半導体装置の一例としてＮＭＯ３半
導体装ゴにつき説明しなか、前述したように、ＰＭＯ８
＃−導体装置、ＮＭＯ３半導体素子とＰＭＯ３半導体素
子とを夫々１素子ずつ配設して構成されるＣＭＯ３半導
体＠百或いはバイポーラトランジスタとＣＭＯ８半導体
装置とを混載し茫、所謂、バイーＣＭ○Ｓ半導体装置等
の種々のＭＯＳデバイスに適用することかできる。

また、以上の説明においで、例えばＮＭＯ３半導体装置
の製造方法を説明するに当り、当該ＮＭＯ３半導体装Ｍ
を構成する半導体基板を第１導電型としてのｐ型シリコ
ン基板としで説明したが、ｎ型半導体基板にｐウェルを
形成した場合でも同様の効果を得ることかできること明
らかである。

このような半導体基板の構成、イオン注入する不純物の
濃度、サイドエツチング部の寸法或いは形成条件及びそ
の伯の条件は、半導体装置の設計に応して任意好適な条
件として設定し得るものであり、これらの条件は、この
目的の範囲内で所要に応じて設計の変更及び変形を行な
うことかできること明らかである。

（発明の効果） 上述した説明からも明らかなように、この発明の半導体
装置の製造方法によれば、ゲート電極を等方′ｉエツチ
ング処理することにより、サイドエツチング部を形成し
、低濃度の不純物拡散領域を形成することかできる。こ
れかため、従来技術として説明した被着層の堆積、当該
被着層に対する異方性エツチング処理といったサイドウ
オールを形成するための工程か不要となる。

従って、ＭＯＳデバイスの像線化に伴なうホットキャリ
ア耐圧の低下を回避し、高速化及び低消費電力化を図る
ことか可能である優れた半導体装百の製造においで、製
造コストを低減し、かつを歩留りの向上を図ることかで
きる。

【図面の簡単な説明】

第１図（Ａ）〜（Ｃ）は、この発明の第１実施例の説明
に供するため、半導体装フの概略的断面により示した製
造工程図、 第２図（Ａ）〜（Ｃ）は、この発明の第２実施例の説明
に供する製造工程図、 第３図（Ａ）〜（Ｄ）は、従来の製造方法の説明に供す
る製造工程図である。 １１・・・・半導体基板（第］専電型）、１３・・・・
酸化膜１５・・・・ｐｏｌｙ−３ｉ（ポリシ１ノコン）
層１７、３１．４１・・・・ゲート電極 １９・・・・ゲート電極形成用レジストパターン２１、
３７・・・・ｎ−領域（低濃度の第２導電型不純物拡散
領域） ２３・・・・被着層 ２５・・・・サイドウオール ２７、３５・・・・ｎ＋領領域高濃度の第２導電型不純
物拡散領域） ２９、３９．４５・・・・ＮＭＯ３半導体装置３３、４
３・・・・サイドエツチング部分ａ・・・・ｎ型不純物
（高濃度の第２導電型不純物拡散領域形成用） ｂ・・・・ｎ型不純物（低濃度の第２導電型不純物拡散
領域形成用）。 特許出願人　　　　沖電気工業株式会社ゝ′　　　　　
　　　　　　　　　　　　　　　　　　　　　　Ｊ■ ＼、ｌ し） 凸　　　　　　　　　　　　　　　　　　ど１ｑシ

Claims (2)

【特許請求の範囲】
1. （１）第１導電型シリコンよりなる半導体基板に形成さ
   れたゲート酸化膜上に、ゲート電極形成用レジストパタ
   ーンを用いてゲート電極を形成するための等方性エッチ
   ング処理を行なう工程と、前記ゲート電極形成用レジス
   トパターン及びゲート電極をマスクとして高濃度の第２
   導電型不純物拡散領域を形成するための第１のイオン注
   入を行なう工程と、 前記ゲート電極形成用レジストパターンを除去した後、
   前記ゲート電極をマスクとして低濃度の第２導電型不純
   物拡散領域を形成するための第２のイオン注入を行なう
   工程と を含むことを特徴とする半導体装置の製造方法。
2. （２）第１導電型シリコンよりなる半導体基板に形成さ
   れたゲート酸化膜上に、ゲート電極形成用レジストパタ
   ーンを用いてゲート電極を形成するための異方性エッチ
   ング処理を行なう工程と、前記ゲート電極形成用レジス
   トパターン及びゲート電極をマスクとして高濃度の第２
   導電型不純物拡散領域を形成するための第１のイオン注
   入を行なう工程と、 前記ゲート電極形成用レジストパターンを用いて前記ゲ
   ート電極をサイドエッチングする工程と、 前記ゲート電極形成用レジストパターンを除去した後、
   前記ゲート電極をマスクとして低濃度の第２導電型不純
   物拡散領域を形成するための第２のイオン注入を行なう
   工程と を含むことを特徴とする半導体装置の製造方法。