JPS6325519B2 - - Google Patents
Info
- Publication number
- JPS6325519B2 JPS6325519B2 JP53080494A JP8049478A JPS6325519B2 JP S6325519 B2 JPS6325519 B2 JP S6325519B2 JP 53080494 A JP53080494 A JP 53080494A JP 8049478 A JP8049478 A JP 8049478A JP S6325519 B2 JPS6325519 B2 JP S6325519B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- forming
- layer
- insulating film
- connection layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 24
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 8
- 238000001259 photo etching Methods 0.000 claims description 7
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 6
- 238000009835 boiling Methods 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 4
- 238000007740 vapor deposition Methods 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 238000007743 anodising Methods 0.000 claims 2
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 5
- 229910052737 gold Inorganic materials 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910002065 alloy metal Inorganic materials 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
Description
【発明の詳細な説明】 この発明は多層配線層の製造方法に関する。[Detailed description of the invention] The present invention relates to a method for manufacturing multilayer wiring layers.
絶縁基板上に多層配線層を形成する場合、従来
は、第１図ＡないしＤに示すようになされてい
る。まず、第１図Ａに示すように絶縁基板１上に
所定のパターンの配線層２を形成し、この配線層
２の表面の全域を酸化することにより、第１図Ｂ
に示すように絶縁膜３を形成する。そして、この
ように形成した配線層２面において、後工程で形
成する二層目の配線層との接続個所に該当する部
分の絶縁膜３を、フオトエツチング技術により、
第１図Ｃに示すように除去し、スルホール４を形
成する。その後、このスルホール４において前記
一層目の配線層２と接続される二層目の配線層５
を形成する。 When forming multilayer wiring layers on an insulating substrate, the conventional method is as shown in FIGS. 1A to 1D. First, as shown in FIG. 1A, a wiring layer 2 having a predetermined pattern is formed on an insulating substrate 1, and by oxidizing the entire surface of this wiring layer 2, as shown in FIG.
An insulating film 3 is formed as shown in FIG. Then, on the two surfaces of the wiring layer formed in this way, the portions of the insulating film 3 corresponding to the connection points with the second wiring layer to be formed in a later process are etched by photo-etching.
It is removed as shown in FIG. 1C to form a through hole 4. Thereafter, a second wiring layer 5 is connected to the first wiring layer 2 through the through hole 4.
form.
しかしながら、このような工程からなる多層配
線層の製造方法は、絶縁膜３の一部にスルホール
４を形成する場合、フオトエツチング技術を使用
しなければならず、このフオトエツチング技術
は、フオトレジスト塗布、選択露光、現象および
フオトレジスト除去等の一連の作業を必要とする
ため、極めて工程が煩雑であり、かつコストの高
いものとなつている。 However, in the method for manufacturing a multilayer interconnection layer that includes such steps, when forming through holes 4 in a part of the insulating film 3, photo-etching technology must be used. , selective exposure, development, and photoresist removal, making the process extremely complicated and costly.
また、塗布するフオトレジストにはピンホール
が発生している場合があり、スルーホール以外の
部分における絶縁膜３にも穴が形成され、この結
果、この予期しない穴の部分にて二層目の配線層
５が他の一層目の配線層２と短絡してしまうとい
うことがあつた。 In addition, pinholes may occur in the applied photoresist, and holes are also formed in the insulating film 3 in areas other than the through holes, and as a result, the second layer is formed in the unexpected hole area. There were cases where the wiring layer 5 was short-circuited with the other first wiring layer 2.
それ故、この発明の目的は、工程が極めて簡単
でかつ信頼性の高い多層配線層の製造方法を提供
するものである。 Therefore, an object of the present invention is to provide a method for manufacturing a multilayer wiring layer which has extremely simple steps and is highly reliable.
以下、実施例を用いてこの発明を詳細に説明す
る。 Hereinafter, this invention will be explained in detail using Examples.
第２図ＡないしＤはこの発明に係る多層配線層
の製造方法の一実施例を示す工程図である。ま
ず、同図Ａにおいて、絶縁基板１１を用意し、こ
の絶縁基板１１の主表面にたとえばアルミニウム
からなる一層目の配線層１２を所定のパターンに
形成する。この配線層１２は、前記絶縁基板１１
の主表面の全域に、たとえば蒸着あるいはスパツ
タリング等で、アルミニウム層を形成した後、フ
オトエツチング技術により、所定のパターンを得
る。 FIGS. 2A to 2D are process diagrams showing an embodiment of the method for manufacturing a multilayer wiring layer according to the present invention. First, in FIG. 1A, an insulating substrate 11 is prepared, and a first wiring layer 12 made of aluminum, for example, is formed in a predetermined pattern on the main surface of the insulating substrate 11. This wiring layer 12 includes the insulating substrate 11
After forming an aluminum layer over the entire main surface by, for example, vapor deposition or sputtering, a predetermined pattern is obtained by photoetching.
そして、このようにして形成した配線層１１面
において、後工程で形成する二層目の配線層との
接続個所に該当する部分に、化学的に不活性で、
かつ低抵抗の物質、たとえば金、白金あるいは炭
素からなる接続層１３を付着させる。この接続層
１３は、たとえばメタルマスクを介し、金を蒸着
させることにより、第２図Ｂに示すように、前記
配線層１２面の所要個所のみに被着させることが
できる。実験では、通常の真空度（10-5〜
10-6Torr）で、たとえば50μ厚の50−50Alloyの
メタルマスクを用いた場合、蒸発物質の廻り込み
幅を10〜30μｍの範囲にできた。 Then, on the surface of the wiring layer 11 formed in this way, a chemically inert,
A connecting layer 13 of a low resistance material, for example gold, platinum or carbon, is then deposited. This connection layer 13 can be deposited only at required locations on the surface of the wiring layer 12, as shown in FIG. 2B, by depositing gold through a metal mask, for example. In the experiment, the normal degree of vacuum (10 -5 ~
For example, when using a 50-50 Alloy metal mask with a thickness of 50 .mu.m, the width of the evaporation material can be made to range from 10 to 30 .mu.m.
次に、絶縁基板を純水中でボイルすることによ
り、第２図Ｃに示すように、前記配線層１２の表
面の全域に酸化アルミニウムの絶縁膜１４を形成
する。この場合、前記接続層１３は、金、白金あ
るいは炭素等で構成された化学的に安定した部材
であるため、酸化はなされず、したがつて、前記
絶縁膜１４面に導電性を有する部材として露出さ
れる。実験では、接続層１３として金を用い、純
水中で約30分間煮沸したところ、金の部分は低抵
抗のままであつたが、それ以外の領域の配線層１
２面は薄白色の絶縁膜が形成され、高抵抗となつ
た。 Next, by boiling the insulating substrate in pure water, an insulating film 14 of aluminum oxide is formed over the entire surface of the wiring layer 12, as shown in FIG. 2C. In this case, since the connection layer 13 is a chemically stable member made of gold, platinum, carbon, etc., it will not be oxidized, and therefore, the connection layer 13 will not be oxidized. be exposed. In the experiment, when gold was used as the connection layer 13 and boiled in pure water for about 30 minutes, the resistance remained low in the gold part, but the wiring layer 1 in other areas remained low.
A thin white insulating film was formed on the second side, resulting in high resistance.
その後、第２図Ｄに示すように、前記接続層１
３において、前記一層目の配線層１２と接続され
た二層目の配線層１５を形成するが、この配線層
１５はたとえば蒸着あるいはスパツタリング等
で、アルミニウム層を形成した後、フオトエツチ
ング技術により、所定のパターンを得るか、ある
いは印刷方法により、所定のパターンで被着され
るアルミニウム層を形成することにより行なわれ
る。このようにして形成された多層配線層の平面
図を第３図に示す。 Thereafter, as shown in FIG. 2D, the connection layer 1
In step 3, a second wiring layer 15 connected to the first wiring layer 12 is formed. After forming an aluminum layer by, for example, vapor deposition or sputtering, the wiring layer 15 is formed by photo-etching. This is done either by obtaining a predetermined pattern or by printing methods to form an aluminum layer which is deposited in a predetermined pattern. FIG. 3 shows a plan view of the multilayer wiring layer formed in this manner.
このようにすれば、一層目の配線層１２と二層
目の配線層１５との接続部はスルホールによつて
形成されるのではなく、導体層の部分被着によつ
て形成されることから、従来のフオトエツチング
技術を使用することはなくなる。したがつて、フ
オトエツチング技術における必須の工程、すなわ
ちフオトレジスト塗布、選択露光、現象およびフ
オトレジスト除去工程を経ることはなく、たとえ
ば部分蒸着等をするのみでよいことから、極めて
作業が簡単になる。また、フオトレジスト塗布工
程がないことから、フオトレジストに発生するピ
ンホールによる絶縁膜１４の穴あきがなく、二層
目の配線層１５とこれに接続されない他の一層目
の配線層との絶縁性に高い信頼性を有するように
なる。 In this way, the connection between the first wiring layer 12 and the second wiring layer 15 is not formed by a through hole, but by partially adhering the conductor layer. , the use of traditional photoetching techniques is eliminated. Therefore, the essential steps in photoetching technology, that is, photoresist application, selective exposure, development, and photoresist removal steps, are not required, and only partial vapor deposition, for example, is required, making the work extremely simple. . In addition, since there is no photoresist coating process, there is no hole in the insulating film 14 due to pinholes generated in the photoresist, and there is no insulation between the second wiring layer 15 and other first wiring layers that are not connected to it. This will result in a high level of reliability.
この実施例では、配線層の材料としてアルミニ
ウムを用いたが、アルミニウム合金あるいは他の
金属であつてもよいことはいうまでもない。ま
た、絶縁膜の形成方法としては純水ボイル法以外
にも陽極酸化法や熱酸化法等の方法があり、純水
ボイル法にこれらの方法を組合せることによつて
さらに良質な、絶縁膜の形成が可能である。 In this embodiment, aluminum was used as the material for the wiring layer, but it goes without saying that aluminum alloy or other metals may be used. In addition to pure water boiling, there are other methods for forming insulating films, such as anodic oxidation and thermal oxidation, and by combining these methods with pure water boiling, even higher quality insulating films can be formed. It is possible to form
また、この実施例では、二層配線層の製造につ
いて述べたものであるが、三層以上であつてもよ
いことはもちろんである。 Furthermore, although this embodiment describes the manufacture of two wiring layers, it goes without saying that three or more layers may be used.
以上述べたように、この発明に係る多層配線層
の製造方法によれば、工程が極めて簡単となり、
かつ高い信頼性を得ることができる。 As described above, according to the method for manufacturing a multilayer wiring layer according to the present invention, the process is extremely simple,
Moreover, high reliability can be obtained.
第１図ＡないしＤは従来の多層配線層の製造方
法の一例を示す工程図、第２図ＡないしＤはこの
発明に係る多層配線層の製造方法の一実施例を示
す工程図、第３図はこの発明によつて製造された
多層配線の平面図である。
１，１１……絶縁基板、２，１２，５，１５…
…配線層、３，１４……絶縁膜、４……スルーホ
ール、１３……接続層。
1A to 1D are process diagrams showing an example of a conventional method for manufacturing a multilayer wiring layer; FIGS. 2A to 2D are process diagrams showing an example of a method for manufacturing a multilayer wiring layer according to the present invention; The figure is a plan view of a multilayer wiring manufactured according to the present invention. 1, 11... Insulating substrate, 2, 12, 5, 15...
... Wiring layer, 3, 14 ... Insulating film, 4 ... Through hole, 13 ... Connection layer.
Claims (1)
り絶縁膜化し得る金属からなる第１層目配線層を
フオトエツチング形成する工程と、この第１層目
配線層の一部に陽極酸化法、純水ボイル法または
熱酸化法により表面が酸化されない導電材からな
る接続層を形成する工程と、前記第１層目配線層
の表面を陽極酸化法、純水ボイル法または熱酸化
法により絶縁膜化する工程と、この第１層目配線
層上に前記接続層を介して当該第１層目配線層と
電気的に接続する第２層目配線層を形成する工程
とを含むことを特徴とする多層配線層の製造方
法。 ２ 接続層の形成は、部分蒸着により行なうこと
を特徴とする特許請求の範囲第１項記載の多層配
線層の製造方法。[Claims] 1. A step of photo-etching a first wiring layer made of a metal that can be formed into an insulating film by oxidizing the surface on the main surface of an insulating substrate, and a part of this first wiring layer. A step of forming a connection layer made of a conductive material whose surface is not oxidized by an anodizing method, a pure water boiling method, or a thermal oxidation method, and a step of forming a connection layer made of a conductive material whose surface is not oxidized by an anodizing method, a pure water boiling method, or a thermal oxidation method, and a step of forming a connection layer made of a conductive material whose surface is not oxidized. A step of forming an insulating film by an oxidation method, and a step of forming a second wiring layer on the first wiring layer to be electrically connected to the first wiring layer via the connection layer. A method for manufacturing a multilayer wiring layer, comprising: 2. The method of manufacturing a multilayer wiring layer according to claim 1, wherein the connection layer is formed by partial vapor deposition.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8049478A JPS558054A (en) | 1978-07-04 | 1978-07-04 | Method of manufacturing multiilayer wiring layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8049478A JPS558054A (en) | 1978-07-04 | 1978-07-04 | Method of manufacturing multiilayer wiring layer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS558054A JPS558054A (en) | 1980-01-21 |
| JPS6325519B2 true JPS6325519B2 (en) | 1988-05-25 |
Family
ID=13719845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8049478A Granted JPS558054A (en) | 1978-07-04 | 1978-07-04 | Method of manufacturing multiilayer wiring layer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS558054A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003173929A (en) * | 2001-09-26 | 2003-06-20 | Mitsui Mining & Smelting Co Ltd | Laminated board for forming capacitor layer and its manufacturing method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4998587A (en) * | 1973-01-22 | 1974-09-18 |
-
1978
- 1978-07-04 JP JP8049478A patent/JPS558054A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4998587A (en) * | 1973-01-22 | 1974-09-18 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS558054A (en) | 1980-01-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6222247B2 (en) | ||
| JP2821623B2 (en) | Method for manufacturing semiconductor device | |
| JPS6325519B2 (en) | ||
| JP3126862B2 (en) | Metal pattern forming method | |
| GB2283614A (en) | Method for manufacture of multilayer wiring board | |
| JP3040500B2 (en) | Method for manufacturing semiconductor device | |
| JPS6155797B2 (en) | ||
| JPH0245996A (en) | Manufacture of hybrid integrated circuit | |
| JPH07307550A (en) | Manufacture of electronic component | |
| JPS6261334A (en) | Formation of pattern | |
| JPS6097691A (en) | Method of producing thick film thin film wiring board | |
| JP3036038B2 (en) | Method for manufacturing semiconductor device | |
| JPS5841775B2 (en) | hand tai souchi no seizou houhou | |
| JPS58210168A (en) | Etching method of two-layered film | |
| JPS6362104B2 (en) | ||
| JPS6074489A (en) | Formation of superconductive ground contact | |
| JPH05308182A (en) | Manufacture of film circuit board | |
| JPH05102160A (en) | Semiconductor device and its manufacture | |
| JPS6046049A (en) | Manufacture of semiconductor device | |
| JPH0587038B2 (en) | ||
| JPH04348592A (en) | Manufacture of thin film circuit board | |
| JPH0897242A (en) | Method of manufacturing semiconductor device | |
| JPS594876B2 (en) | Thick film circuit board and its manufacturing method | |
| JPS5893398A (en) | Method of producing circuit board | |
| JPH03291936A (en) | Manufacture of semiconductor device |