JPS63254876A

JPS63254876A - Ａ／ｄ変換装置

Info

Publication number: JPS63254876A
Application number: JP8876687A
Authority: JP
Inventors: Satoshi Watanabe; 諭渡辺
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1987-04-13
Filing date: 1987-04-13
Publication date: 1988-10-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］本発明は、液晶テレビ受像機の画像表示装置等に使用さ
れるＡ／Ｄ変換装置に関する。

［従来技術とその問題点］従来、液晶テレビ受像機では、映像増幅回路で増幅した
映像信号をＡ／Ｄ変換回路により例えば３ビツトのデジ
タルデータに変換し、このデジタルデータにより液晶表
示パネルを表示駆動するようにしている。しかして、上
記従来におけるＡ／Ｄ変換回路は、一般に第６図に示す
ように構成されている。第６図において８１〜Ｂ１５は
コンパレータで、アナログ映像信号を基準電圧と比較し
てデジタル信号に変換している。上記基準電圧は、電源
電圧ＲＬＬ、ＲＨＨを１６個の抵抗ｒ１で分割して得て
いる。そして、上記コンパレータＢ１〜Ｂ１５から出力
されるデジタル信号は、エンコーダ１１により４ビツト
の画像データＯＯ〜０４に変換され、＋１回路１２へ送
られる。この＋１回路１２は、データ制御信＠Ｅに応じ
て入力データに「＋１」するもので、データ制御信号Ｅ
がローレベルの場合は入力データ００〜０３に対し上位
３ビツトのデータ０１〜０３をそのままＤ１〜Ｄ３とし
て出力し、データ制御信号Ｅがハイレベルの場合は入力
データＯＯ〜０３をｒ＋ＩＪした後、上位３ピツトをＤ
１〜Ｄ３として出力する。そして、この＋１回路１２か
ら出力される３ビツトのデータＤ１〜Ｄ３が液晶駆動回
路（図示せず）へ送られる。すなわち、液晶駆動回路の
規模を小さくするために３ビツトのデータで表示を行な
っているが、３ビツトのデジタルデータで階調表示を行
なうと階調数が少ないので、この＋１回路１２によりフ
ィールド毎にデータ制御信号Ｅのハイ、ロウを切換えて
、Ａ／Ｄ変換のレベルを変化させ、２フイールドの平均
値で見れば４ビツト相当の階調が１りられるようにして
いるのである。

上記のように従来では、１５個のコンパレータＢ１〜Ｂ
１５を使用してＡ／Ｄ変換回路を構成しており、このた
め消費電力が非常に大きいという問題があった。すなわ
ち、コンパレータは比較的消費電力が大きく、このため
１５個ものコンパレータを使用すると、その消費電力が
かなりの間になり、しかも１回路規模が大きくなるとい
う問題があった。

［発明の目的］本発明は上記実情に鑑みてなされたもので、回路構成を
簡易化し得ると共に消費電力を減少でき、かつ、良好な
画像品質が得られるＡ／Ｄ変換装百製画供することを目
的とする。

［発明の要点コ本究明は、Ａ／Ｄ変挽回路内のコンパレータに２種の基
１１！電圧を与え、一定期間毎に上記基準電圧を切換え
てＡ／Ｄ変換を行ない、上記コンパレータに＋１回路の
機能を持たせるようにしたものである。

［発明の実施例］以下、図面を参照して本発明の一実施例を説明する。第
１図において２１は基準電圧発生回路で、電源電圧ＲＬ
Ｌ、ＲＨＨを値の等しい１５個の抵抗ｒ１により分圧し
て１４種の基準電圧を得ている。そして、この基準電圧
発生回路２１から出力される基準電圧は、詳細を後述す
るコンパレータＢ１〜Ｂ７の基準電圧端子ＲＩ　Ｌ〜Ｒ
７Ｌ。

ＲＩ　Ｈ−Ｒ７Ｈに供給される。すなわち、コンパレー
タＢ１〜Ｂ１には、それぞれ所定の電圧差を持つ第１及
び第２の基準電圧が供給される。また、上記コンパレー
タＢ１〜Ｂ７のデータ入力端子１１〜Ｉ７には、前段の
映像増幅回路（図示せず）から送られてくる映像信号が
入力される。上記コンパレータＢ１〜Ｂ７は、映像信号
をフィールド毎に上記第１あるいは第２の基準電圧を交
互に選択し、映像信号を上記選択基準電圧と比較してデ
ジタル信号に変換し、次段のエンコーダ２２に出力する
。このエンコーダ２２は、ナンド回路２３ａ〜２３ｆに
より構成されており、コンパレータＢ１〜Ｂ７から与え
られるデジタル信号を３ビツトのデジタルデータＤ１〜
Ｄ３に変換して出力する。すなわら、上記コンパレータ
８１．８２の出力信号Ｘ１　、Ｘ２がナンド回路２３ａ
に、コンパレータ３３．３４の出力信号Ｘ３．Ｘ４がナ
ンド回路２３ｂに、コンパレータ８５　、Ｂ６の出力信
号Ｘ５゜×６がナンド回路２３ｃに入力される。そして
、ナンド回路２３ａ〜２３Ｃの出力信号及びコンパレー
タＢ７の出力信号×７がナンド回路２３ｄに入力され、
このナンド回路２３ｄの出力信号がデータＤ１として取
出される。また、コンパレータＢ２．８４の出力信号Ｘ
２　、Ｘ４がナンド回路２３ｅを介してナンド回路２３
ｆに入力されると共に、コンパレータＢ６の出力信号×
６がナンド回路２３ｆに入力され、このナンド回路２３
ｆの出力信号がデータＤ２として取出される。また、コ
ンパレータＢ４の出力信号ｘ４がそのままデータＤ３と
して取出される。

そして、上記エンコーダ２２から出力されるＤ１〜Ｄ３
の画像データが次段の液晶駆動回路（図示せず）へ送ら
れる。

しかして、上記コンパレータＢ１〜Ｂ７は、第２図に示
すように構成される。第２図において、３１はクロック
パルスφ１１．によりゲート制御されるゲート回路で、
一端が外部端子ＲＨに接続される。３２はクロックパル
スψ１１Ｌによりゲート制御されるゲート回路で、一端
が外部端子ＲＬに接続される。３３はクロックパルスφ
２１によりゲート制御されるゲート回路で、一端が外部
端子Ｉに接続される。そして、上記ゲート回路３１〜３
３は、他端が一括接続されると共にコンデンサ３４及び
インバータ３５．３Ｇを直列に介してフリップフロップ
３７のデータ入力端子Ｉに接続される。また、上記イン
バータ３５には、クロックパルスφ１１によりゲート制
御されるゲート回路３８が並列に接続される。上記フリ
ップ７０ツブ３１は、クロックパルスφ３１により入力
データを読込み、Ｘ端子より出力する。

そして、このフリップ７０ツブ３７の出力信号がそのま
まコンパレータ日の出力信号Ｘとして取出されると共に
、インバータ３９を介してコンパレータＢの出力信号Ｘ
として取出される。

上記ゲート回路３１．３２のゲートυ制御を行なうクロ
ックパルスφ１１Ｈ９φ１１Ｌは、第３図に示すように
クロックパルスφ１１及びデータ制御信￥Ｂ　Ｅにより
作成される。すなわち、クロックパルスφ１１とデータ
制御信号Ｅとをアンド回路４１に入力してクロックパル
スφ１１．を作成し、データ制御は号Ｅをインバータ４
２により反転した信号とクロックパルスφ１１をアンド
回路４３に入力してクロックパルスφ１１Ｌを作成して
いる。この場合、データ制御信号Ｅは、第４図に示すよ
うに水平同期信号が与えられる毎にハイレベルあるいは
ローレベルに交互に反転する信号である。

次に上記実論例の動作を第５図のタイミングチャートを
参照して説明する。今、奇数フィールドにおいてデータ
制御信号Ｅがハイレベルになっているとすると、第３因
に示すクロック発生回路においては、アンド回路４１の
ゲートが開き、クロックパルスφ１１がアンド回路４１
よりφ１１Ｈとして出力される。このときインバータ４
２の出力はローレベルとなり、クロックパルスφ１１Ｌ
の出力が禁止される。上記のように奇数フィールドでは
クロックパルスφ１１．４が出力されるので、第２図に
詳細を示すコンパレータＢ１〜Ｂ７はゲート回路３１の
ゲートが開き、第５図（１）に示すように端子ＲＨに入
力されている高電位側の第１の基準電圧が基準電圧Ｖ　
ｒ　Ｈとして使用される。これによりコンデンサ３４が
基準電圧Ｖ　ｒ　Ｈのレベルまで充電される。また一方
、クロックパルスφ１１Ｈとは１８０°位相の異なるク
ロックパルスφ２１によりゲート回路３３がオン／オフ
制御され、ゲート回路３１がオフとなるタイミングで端
子■に与えられている映像信号がゲート回路３３を介し
てコンパレータＢ内に取込まれ、コンデンサ３４に入力
される。

この結果、コンデンサ３４の入力側、つまり、ａ点には
第５図（４）に示すように第１の基準電圧ｖｒ□と映像
信号との差の電位が生じる。このａ点の信号は、コンデ
ンサ３４、インバータ３５及びゲート回路３８により第
５図（５）、（６）に示すように波形整形される。この
場合、上記ａ点の信号波形は、中央レベルが基準電圧Ｖ
　ｒ　、４またはＶｒＬのレベルであり、ｂ点の信号波
形はゲート回路３８がオンした時の値つまりインバータ
３５のスレッシュホールドレベル近傍の値となる。この
ようにｂ点の信号の中央レベルがインバータ３５のスレ
ッシュホールドレベル近傍であると、入力信号のちょっ
とした変化でも第５図（６）に示すように確実に波形整
形されて０点に出力される。そして、この０点の信号は
、更にインバータ３６により第５図（７）に示すように
反転されてフリップフロップ３７に入力される。このフ
リップフロップ３７は、第５図（８）に示すクロックパ
ルスφ３１の立上りに同期して入力信号を読込み、第５
図（９）に示すようにコンパレータＢの出力信号として
次段のエンコーダ２２へ送出する。

そして、上記奇数フィールドから次の偶数フィールドに
移ると、データ制御信号Ｅがローレベルに反転する。デ
ータ制御信号Ｅがローレベルに反転すると、第３図に示
すクロック発生回路においては、アンド回路４１のゲー
トが閉じると共にインバータ４２の出力がハイレベルと
なってアンド回路４３のゲートが開く。このためりＯツ
クパルスφ１１がアンド回路３１よりφ１１Ｌとして出
力され、コンパレータＢ１〜Ｂ１に与えられる。従って
、コンパレータＢ１〜Ｂ７は、ゲート回路３２のゲート
が開き、第５図（１）に示すように端子ＲＬに入力され
ている低電位側の第２基準電圧が基準電圧Ｖ　ｒ　Ｌと
して使用され、コンデンサ３４が塁ｒ！！−電圧ｖｒＬ
レベルまで充電される。この結果、偶数フィールドでは
、第５図（４）に示すように基準電圧ＶｒＬとの比較に
より入力データのサンプリングが行なわれる。そして、
このサンプリングされたデータは、コンデンサ３４、イ
ンバータ３５及びゲート回路３８により第５図（５）、
（６）に示すように波形整形される。この波形整形され
た映像信号は、インバータ３６により反転された後フリ
ップフロップ３７を介して取出され、コンパレータＢの
出力信号として次段のエンコーダ２２へ送られる。

上記のようにコンパレータＢ１〜Ｂ７においては、奇数
フィールドと偶数フィールドで比較基準重圧が切換えら
れ、入力される映像信号が同じレベルであっても異なる
データに変換される。すなわち、コンパレータＢ１〜Ｂ
７には、従来の＋１回路と同じ機能が付加される。そし
て、上記コンパレータＢ１〜Ｂ７から出力されるデータ
がエンコーダ２２によりエンコードされ、３ヒツトのデ
ータＤ１〜Ｄ３が作成されて液晶駆動回路へ送られる。

このデータＤ１〜Ｄ３は、同じ映像信号が与えられた場
合でも奇数フィールドと偶数フィールドで異なった（１
１１（＋　１された値）となり、４ビツトの場合と同じ
ｌ１ｉＸｌ数で液晶表示パネルを表示駆動することがで
きる。

［発明の効果］以上詳記したように本発明によれば、Ａ／Ｄ変換回路内
のコンパレータに２種の基準電圧を与え、一定期間毎に
上記基準電圧を切換えて△／Ｄ変換を行なうようにした
ので、コンパレータに＋１回路と同様の効果を持たせる
ことができ、コンパレータ数を従来のほぼ半分に減少し
得ると共に＋１回路が不要となる。このため回路構成を
簡易化し得ると共に消費電力を減少でき、かつ、良好な
画像品質が得られるものである。

【図面の簡単な説明】

第１図ないし第５図は本発明によるＡ／Ｄ変換装置の一
実施例を示すもので、第１図は回路構成図、第２図は第
１図におけるコンパレータの詳細を示す図、第３図はク
ロックパルスφ１１Ｈ５φ１１Ｌの発生回路を示す図、
第４図はデータ制御信＠Ｅと水平同期信号との関係を示
す図、第５図は動作を説明するための各部の信号波形図
、第６図は従来における画像表示装置の構成を示す回路
図である。２１・・・Ｉ準電圧発生回路、２２・・・エンコーダ、
２３ａ〜２３ｆ・・・ナンド回路、３１〜３３．３８・
・・ゲート回路、３７・・・フリップフロップ。出願人代理人　弁理士　鈴江武彦Ｌｉ１ｌ＋１１Ｈφ１Ｌφ２１　　　　φ１１　　　　
　　φ３１第１図第３図第４図奇数フィールド偶数フィールドーーーーーー丁］−「１」−七合５図

Claims

【特許請求の範囲】

アナログ映像信号が入力される複数のコンパレータと、
これらのコンパレータに順次値の異なる第１及び第２の
基準電圧を供給する基準電圧発生回路と、上記コンパレ
ータに供給される第１、第２の基準電圧を一定期間毎に
交互に選択してアナログ／デジタル変換の基準電圧とす
る手段と、上記複数のコンパレータから出力されるデジ
タルデータを任意ビットのデジタルデータに変換するエ
ンコーダとを具備したことを特徴とするＡ／Ｄ変換装置
。