JPS6325370B2 - - Google Patents
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- Publication number
- JPS6325370B2 JPS6325370B2 JP53148915A JP14891578A JPS6325370B2 JP S6325370 B2 JPS6325370 B2 JP S6325370B2 JP 53148915 A JP53148915 A JP 53148915A JP 14891578 A JP14891578 A JP 14891578A JP S6325370 B2 JPS6325370 B2 JP S6325370B2
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- JP
- Japan
- Prior art keywords
- processing
- time
- executed
- clock
- processes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 64
- 230000006870 function Effects 0.000 description 6
- 230000010355 oscillation Effects 0.000 description 3
- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
Landscapes
- Calculators And Similar Devices (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
本発明は時計機能を含む多機能のシステムをプ
ログラム処理により実現するための制御システム
に関する。
ログラム処理により実現するための制御システム
に関する。
この種の制御システムによるプログラム処理の
一環として時刻（計時）処理が含まれる場合、該
処理は時刻を扱うものであるから、電源を遮断す
ることはできず、消費電力等の面で問題が生じる
が、上記システムを相補MOS型LSI（大規模集積
回路）のような低消費電力回路で実現すれば、プ
ログラムの進行を継続させても、上記のような問
題は生じなくなる。しかしながら上記時刻処理を
実行する際は、一定時間毎にメインのプログラム
に対し、割込みをかけて処理しなければならない
ため、該時刻処理のための割込み端子、該割込み
動作時のデータ待避用スタツク等を別途考慮しな
ければならず、ハードウエアが複雑化される問題
がある。
一環として時刻（計時）処理が含まれる場合、該
処理は時刻を扱うものであるから、電源を遮断す
ることはできず、消費電力等の面で問題が生じる
が、上記システムを相補MOS型LSI（大規模集積
回路）のような低消費電力回路で実現すれば、プ
ログラムの進行を継続させても、上記のような問
題は生じなくなる。しかしながら上記時刻処理を
実行する際は、一定時間毎にメインのプログラム
に対し、割込みをかけて処理しなければならない
ため、該時刻処理のための割込み端子、該割込み
動作時のデータ待避用スタツク等を別途考慮しな
ければならず、ハードウエアが複雑化される問題
がある。
本発明は上記実情に鑑みてなされたもので、時
計用発振回路と、この回路の出力を分周する多段
分周回路と、この回路の任意の分周出力を入力と
するプログラム処理による制御回路とを設け、プ
ログラムの進行を上記多段分周回路の出力情報に
より制御することにより、プログラム処理による
時計機能の実現を容易化し得る制御システムを提
供しようとするものである。
計用発振回路と、この回路の出力を分周する多段
分周回路と、この回路の任意の分周出力を入力と
するプログラム処理による制御回路とを設け、プ
ログラムの進行を上記多段分周回路の出力情報に
より制御することにより、プログラム処理による
時計機能の実現を容易化し得る制御システムを提
供しようとするものである。
以下図面を参照して本発明の一実施例を説明す
る。第１図はLSI化される本制御システムの構成
を示し、１は時計用の水晶発振回路、２はこの回
路の出力を多段分周する多段分周回路、３はこの
分周回路２の任意の分周出力を入力とするプログ
ラム処理による制御回路例えばCPU（中央処理装
置）である。ここでは、上記分周出力をI1〜I4の
４種類としている。
る。第１図はLSI化される本制御システムの構成
を示し、１は時計用の水晶発振回路、２はこの回
路の出力を多段分周する多段分周回路、３はこの
分周回路２の任意の分周出力を入力とするプログ
ラム処理による制御回路例えばCPU（中央処理装
置）である。ここでは、上記分周出力をI1〜I4の
４種類としている。
第２図は上記CPU部３を更に具体化した構成
図で、ROM（リード・オンリー・メモリー）１
１はプログラムを記憶している。RAM（ランダ
ム・アクセス・メモリー）１２はデータを記憶す
る。ALU（演算回路）１３はプログラムを進行さ
せるための各種演算を行なう。ID（インストラク
シヨン・デコーダ）１４は各種命令信号を発生す
る。入力ポート１５には、前述の分周出力I0〜
I3、後述の処理０の情報等が入力される。出力ポ
ート１６からは、表示データ等の各種出力データ
が出力される。上記各部はバスライン１７により
連結されている。
図で、ROM（リード・オンリー・メモリー）１
１はプログラムを記憶している。RAM（ランダ
ム・アクセス・メモリー）１２はデータを記憶す
る。ALU（演算回路）１３はプログラムを進行さ
せるための各種演算を行なう。ID（インストラク
シヨン・デコーダ）１４は各種命令信号を発生す
る。入力ポート１５には、前述の分周出力I0〜
I3、後述の処理０の情報等が入力される。出力ポ
ート１６からは、表示データ等の各種出力データ
が出力される。上記各部はバスライン１７により
連結されている。
第３図は上記システムにおけるプログラム処理
の例であり、システム制御の概略を示している。
第３図の処理ルーチンにおいて、“処理０”では、
各種プログラムにおける高速を要する処理を行な
う。ここで上記処理０が比較的高速に行なわれる
とは、他の処理（後述の処理１、処理２、処理
３）より高い頻度で、即ち比較的高速な周期で実
行されるものであることを意味する。“処理１”
では、各種プログラムにおける入力処理を行な
う。“処理２”では、各種プログラムにおける演
算処理を行なう。“処理３”では、各種プログラ
ムにおける表示処理および時刻処理を行なう。ま
た本システム機能の制御順序は、処理０→処理１
→処理０→処理２→処理０→処理３と進行し、処
理０〜処理３までがシステムの１サイクルとな
る。また処理１〜処理３はカウンタＮによつて制
御され、システム１サイクルにつき１回処理が実
行されるのに対し、処理０は３回実行されるか
ら、比較的高速の処理を行なえる。上記カウンタ
Ｎとしては、例えばRAM１２のエリア内の一部
を使用し、１つの処理が終つて処理ループがもど
る毎に“１”が加算される。ただし処理３が終了
したらカウンタＮはクリアされ、最初の処理にも
どる。ここでシステム１サイクルを例えば１秒と
すると、１秒毎に１回処理３が実行されることに
なり、処理１〜処理３に要する時間配分を、分周
回路出力I0〜I3をもとにして行なえば、処理３で
の時刻処理は、１秒を基準時間として用いること
ができ、つまり処理３を行なうこと自体が一定時
刻毎に行なえるので、前述の割込み処理等が不要
化され、ハードウエアも簡単化される。
の例であり、システム制御の概略を示している。
第３図の処理ルーチンにおいて、“処理０”では、
各種プログラムにおける高速を要する処理を行な
う。ここで上記処理０が比較的高速に行なわれる
とは、他の処理（後述の処理１、処理２、処理
３）より高い頻度で、即ち比較的高速な周期で実
行されるものであることを意味する。“処理１”
では、各種プログラムにおける入力処理を行な
う。“処理２”では、各種プログラムにおける演
算処理を行なう。“処理３”では、各種プログラ
ムにおける表示処理および時刻処理を行なう。ま
た本システム機能の制御順序は、処理０→処理１
→処理０→処理２→処理０→処理３と進行し、処
理０〜処理３までがシステムの１サイクルとな
る。また処理１〜処理３はカウンタＮによつて制
御され、システム１サイクルにつき１回処理が実
行されるのに対し、処理０は３回実行されるか
ら、比較的高速の処理を行なえる。上記カウンタ
Ｎとしては、例えばRAM１２のエリア内の一部
を使用し、１つの処理が終つて処理ループがもど
る毎に“１”が加算される。ただし処理３が終了
したらカウンタＮはクリアされ、最初の処理にも
どる。ここでシステム１サイクルを例えば１秒と
すると、１秒毎に１回処理３が実行されることに
なり、処理１〜処理３に要する時間配分を、分周
回路出力I0〜I3をもとにして行なえば、処理３で
の時刻処理は、１秒を基準時間として用いること
ができ、つまり処理３を行なうこと自体が一定時
刻毎に行なえるので、前述の割込み処理等が不要
化され、ハードウエアも簡単化される。
ところで上記各処理ルーチンは、分担される処
理内容に応じて、それに必要な処理時間も異なつ
てくる。即ち第３図におけるプログラムの進行を
制御し、多段分周回路２の出力情報により開閉す
るゲートG0〜G2に対して、各々のゲートを通過
させる時刻をTM0〜TM2とすると、“処理０＋処
理１”の許容処理時間は、“TM1−TM0”として
決定される。同様に“処理０＋処理２”のそれは
“TM2−TM1”、“処理０＋処理３”のそれは“シ
ステム１サイクルの終了時刻−TM2”のように
なる。このようにTM0〜TM2を適切に定めるこ
とによつて、各処理に対し効率のよい時間配分を
行なえると共に、システム１サイクル時間を一定
にすることができる。第４図に示した例では、多
段分周回路２の出力を、I0＝８Hz、I1＝４Hz、I2
＝２Hz、I3＝１Hzの４ビツトとした場合の処理時
間の配分を、第３図のゲート通過時刻TM0〜
TM2に関連して示している。ここで分周出力I0〜
I3のデータ内容検出は、例えば入力ポート１５に
おけるゲートを介してI0〜I3をRAM１２のエリ
ア内にセツトし、ALU１３内のアキユムレータ
に予めセツトした所定のデータと比較することに
より行ない、第４図に示されるシステム１サイク
ルの区分数値“０”、“４”、“12”等を検出すれ
ば、第３図のプログラム進行を決めるタイミング
TM0〜TM2等が得られる。第４図の場合各処理
時間は、1/16秒単位つまりシステム１サイクルに
要する時間の1/16単位で選択することができるも
のである。
理内容に応じて、それに必要な処理時間も異なつ
てくる。即ち第３図におけるプログラムの進行を
制御し、多段分周回路２の出力情報により開閉す
るゲートG0〜G2に対して、各々のゲートを通過
させる時刻をTM0〜TM2とすると、“処理０＋処
理１”の許容処理時間は、“TM1−TM0”として
決定される。同様に“処理０＋処理２”のそれは
“TM2−TM1”、“処理０＋処理３”のそれは“シ
ステム１サイクルの終了時刻−TM2”のように
なる。このようにTM0〜TM2を適切に定めるこ
とによつて、各処理に対し効率のよい時間配分を
行なえると共に、システム１サイクル時間を一定
にすることができる。第４図に示した例では、多
段分周回路２の出力を、I0＝８Hz、I1＝４Hz、I2
＝２Hz、I3＝１Hzの４ビツトとした場合の処理時
間の配分を、第３図のゲート通過時刻TM0〜
TM2に関連して示している。ここで分周出力I0〜
I3のデータ内容検出は、例えば入力ポート１５に
おけるゲートを介してI0〜I3をRAM１２のエリ
ア内にセツトし、ALU１３内のアキユムレータ
に予めセツトした所定のデータと比較することに
より行ない、第４図に示されるシステム１サイク
ルの区分数値“０”、“４”、“12”等を検出すれ
ば、第３図のプログラム進行を決めるタイミング
TM0〜TM2等が得られる。第４図の場合各処理
時間は、1/16秒単位つまりシステム１サイクルに
要する時間の1/16単位で選択することができるも
のである。
本制御システムは、１サイクル内に、時計処理
と干渉しないような短かい処理を、シーケンシヤ
ルに配分しており、時計処理と干渉しないように
時計処理が起動される前には必らず終了し、待機
するように設計されるものである。
と干渉しないような短かい処理を、シーケンシヤ
ルに配分しており、時計処理と干渉しないように
時計処理が起動される前には必らず終了し、待機
するように設計されるものである。
本発明を要約すれば、単位時間に一度実行され
る時計処理と、比較的高い頻度をもつて実行され
る共通処理と、特定の機能を実現すべく実行され
る制御処理とを有し、前記共通処理及び前記制御
処理を一連の第１処理とし、前記共通処理び前記
時計処理を一連の第２処理とし、単位時間を基本
周期とし、前記第１、第２処理を基本周期内に時
間配分して実行する制御システムであつて、該基
本周期内で第１、第２の特定タイミングを発生す
るタイミング発生手段を設け、該第１処理を第１
の特定タイミングを検出して起動させると共に該
第２処理と干渉しないように該第２処理が起動さ
れる前に必ず終了し、システムを待機させ、該第
２処理を第２の特定タイミングを検出して起動さ
せると共に該基本周期内で終了させるようにした
処理タイミング制御手段とを備えた制御システム
である。
る時計処理と、比較的高い頻度をもつて実行され
る共通処理と、特定の機能を実現すべく実行され
る制御処理とを有し、前記共通処理及び前記制御
処理を一連の第１処理とし、前記共通処理び前記
時計処理を一連の第２処理とし、単位時間を基本
周期とし、前記第１、第２処理を基本周期内に時
間配分して実行する制御システムであつて、該基
本周期内で第１、第２の特定タイミングを発生す
るタイミング発生手段を設け、該第１処理を第１
の特定タイミングを検出して起動させると共に該
第２処理と干渉しないように該第２処理が起動さ
れる前に必ず終了し、システムを待機させ、該第
２処理を第２の特定タイミングを検出して起動さ
せると共に該基本周期内で終了させるようにした
処理タイミング制御手段とを備えた制御システム
である。
なお本発明は実施例のみに限定されるものでは
なく、例えば第３図の各種処理の分担数を増、減
することもできる。また第１図に示されるCPU
３の動作タイミング信号は該CPU自身のものを
使用してもよいし、分周回路２から得るようにし
てもよい。また前述した時計（計時）機能は、タ
イマー、アラーム、月日検出等を含む広義の意味
である。
なく、例えば第３図の各種処理の分担数を増、減
することもできる。また第１図に示されるCPU
３の動作タイミング信号は該CPU自身のものを
使用してもよいし、分周回路２から得るようにし
てもよい。また前述した時計（計時）機能は、タ
イマー、アラーム、月日検出等を含む広義の意味
である。
以上説明した如く本発明によれば、時計側の分
周回路出力によりプログラムの進行を制御するも
のであるから、時計機能を実現する手段が簡単化
でき、またプログラム処理に長時間を要する処理
と短時間で済む処理の時間配分を効率よく割りふ
ることができる制御システムを提供することがで
きる。
周回路出力によりプログラムの進行を制御するも
のであるから、時計機能を実現する手段が簡単化
でき、またプログラム処理に長時間を要する処理
と短時間で済む処理の時間配分を効率よく割りふ
ることができる制御システムを提供することがで
きる。
つまり本発明では、シーケンシヤルな時分割処
理において、基本周期（１サイクル）を時計処理
の単位時間に対応させ、しかもその基本周期内の
時計処理と干渉しないタイミングで、時計処理と
干渉しない他の処理を実行させるという、基本的
な処理（時計処理のこと）に応じて、基本周期を
設定し、しかもその中に他の処理を配分するよう
に設計するという技術思想である。この技術思想
により本発明では、常時繰り返えして実行される
処理（メインフロー）の実行中に、外部割り込み
をかけて時計処理を実行させることなく、時計処
理をシーケンシヤルに行なうため、従来の割り込
み処理に伴なうスタツクポインタやメモリ退避な
どの処理が必要なく、従来例に記載の問題点を解
決できるものである。更に高速な処理（高い頻度
でという意味）を要求される共通処理を、時計処
理及び他の処理（前記制御処理のこと）と一対に
して実行させることにより、単位時間に１回実行
しなければならないという時計処理の要求と、比
較的高い頻度で実行しなければならないという共
通処理の要求とを、少ない起動タイミング（つま
り割り込み処理などを行なわずに）で満たすこと
ができるものである。
理において、基本周期（１サイクル）を時計処理
の単位時間に対応させ、しかもその基本周期内の
時計処理と干渉しないタイミングで、時計処理と
干渉しない他の処理を実行させるという、基本的
な処理（時計処理のこと）に応じて、基本周期を
設定し、しかもその中に他の処理を配分するよう
に設計するという技術思想である。この技術思想
により本発明では、常時繰り返えして実行される
処理（メインフロー）の実行中に、外部割り込み
をかけて時計処理を実行させることなく、時計処
理をシーケンシヤルに行なうため、従来の割り込
み処理に伴なうスタツクポインタやメモリ退避な
どの処理が必要なく、従来例に記載の問題点を解
決できるものである。更に高速な処理（高い頻度
でという意味）を要求される共通処理を、時計処
理及び他の処理（前記制御処理のこと）と一対に
して実行させることにより、単位時間に１回実行
しなければならないという時計処理の要求と、比
較的高い頻度で実行しなければならないという共
通処理の要求とを、少ない起動タイミング（つま
り割り込み処理などを行なわずに）で満たすこと
ができるものである。
図は本発明の一実施例を示し、第１図は全体的
構成を示すブロツク図、第２図は同構成の一部詳
細図、第３図は同構成によるプログラム処理例を
示すフローチヤート、第４図は同構成で用いる信
号のタイムチヤートである。 １……時計用水晶発振回路、２……多段分周回
路、３……CPU部。
構成を示すブロツク図、第２図は同構成の一部詳
細図、第３図は同構成によるプログラム処理例を
示すフローチヤート、第４図は同構成で用いる信
号のタイムチヤートである。 １……時計用水晶発振回路、２……多段分周回
路、３……CPU部。
Claims (1)
- １ 単位時間に一度実行される時計処理と、比較
的高い頻度をもつて実行される共通処理と、特定
の機能を実現すべく実行される制御処理とを有
し、前記共通処理及び前記制御処理を一連の第１
処理とし、前記共通処理及び前記時計処理を一連
の第２処理とし、単位時間を基本周期とし、前記
第１、第２処理を基本周期内に時間配分して実行
する制御システムであつて、該基本周期内で第
１、第２の特定タイミングを発生するタイミング
発生手段を設け、該第１処理を第１の特定タイミ
ングを検出して起動させると共に該第２処理と干
渉しないように該第２処理が起動される前に必ず
終了し、システムを待機させ、該第２処理を第２
の特定タイミングを検出して起動させると共に該
基本周期内で終了させるようにした処理タイミン
グ制御手段とを備えた制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14891578A JPS5576443A (en) | 1978-12-01 | 1978-12-01 | Control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14891578A JPS5576443A (en) | 1978-12-01 | 1978-12-01 | Control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5576443A JPS5576443A (en) | 1980-06-09 |
| JPS6325370B2 true JPS6325370B2 (ja) | 1988-05-25 |
Family
ID=15463497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14891578A Granted JPS5576443A (en) | 1978-12-01 | 1978-12-01 | Control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5576443A (ja) |
-
1978
- 1978-12-01 JP JP14891578A patent/JPS5576443A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5576443A (en) | 1980-06-09 |
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