JPS63252012A - パルス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はサーボモータの回転角を電気位相に変換する変
位変換器の回転角信号をシリアルパル、ス信号に変換し
て出力するパルス発生回路に関するものである。

［従来の技術］ 駆動対象を減速器を介さないで直接駆動する□ｔｒｅｃ
ｔ　　Ｑｒｉｖｅモータ（以下、ＤＤ′Ｆ：−タとする
）は、位置決め精度や保守性が良好である等の利点を有
することから、最近ではロボットの１ＪＯＷＩ駆動に用
いられている。このようなロボットの関節駆動機構では
、モータの回転検出手段としては、変位変換器がある。

変位変換器としては、透光スリット列が形成された符号
板をモータのロータに固定し、透光スリットを挾んで発
光手段と受光手段を対向配置し、受光手段の検出光から
符号板の回転を検出する光学式のロータリーエンコーダ
がある。

光学式のロータリーエンコーダの出力は次のようになる
。

θ５ｘｏ＝Ａｓｉｎ（２πｆｓｔ＋ｎ−θ）■Ａ：振幅
［Ｖ］ ｆｓ：変調周波数［１−１ｚ　］ ｎニスリット数 θ：符＠仮の回転角［ｒａｄｌ ｔ：時間［５ｅｃｌ このようなエンコーダで符号板が回転すると、θが変わ
って出力θＳｆＧの位相は回転角に比例して変化する。

このため、θＳＫＧは回転角信号となる。θ−〇で出力
０８ＩＱと同期していてｆＳの整数倍の周波数ｆｃのパ
ルスでθＳＸａの周期をカウントし、カウント値の変動
分を積算すれば、回転角θに比例したパルス数を得るこ
とができる。例えばｆｓ＝３ｋＨ２でｆｃ　＝３ＭＨｚ
のときは、θＳＸＱの１周期は１／１０００に内挿され
て回転角が検出される。

このようにして検出した信号をサーボモータ駆動用のシ
リアルパルス信号に変換するには、θＳＩＯの各周期毎
にその変動分のパルスを出力Ｊればよい。

［発明が解決しようとする問題点］ しかしながら、変動分パルスを一定周波数で発生づると
、θｓＩＱの周期が長い場合は、第３図に示すようにシ
リアルパルス信号は最初だけパルスが発生りるバース１
−パルスとなり、これを−ｂとにしてモータの位置や速
度を制御すると、モータに振動や音が発生する。

本発明はこのような問題点を解決するためになされたら
のであり、変位変換器の検出信号の周期全体にわたって
均一にパルスが発生する滑かなパルス信号を出力するパ
ルス発生回路を実現することを目的とする。

［問題点を解決するための手段］ 本発明は、 サーボモータの回転角を電気位相に変換する変位変換器
の回転角信号をシリアルパルス信号に変換して出力する
パルス発生回路において、サーボモータの回転速度に比
例した値をラッチする第１のラッチ回路と、 この第１のラッチ回路の出力を導入する全加算器と、こ
の全加算器の出力を所定のクロック信号によりラッチす
る第２のラッチ回路を備え、この第２のラツ・子回路の
出力を前記全加算器に帰還し、全加算器の桁上がり信号
をその出力どするパルス発生部と、 前記回転角信号の１周期に発生するパルス数がセットさ
れ、前記全加算器の出力のパルス数をカウントし、セッ
ト値をカウントしたところでカウント・アップ信号を出
力するカウンタと、このカウンタがカウント・アップ信
号を発生したところで前記全加算器の出力の通過を禁止
するパルス禁止手段、 を具備し、前記パルス禁止手段を通過した信号をシリア
ルパルス信号とするパルス発生回路である。

Ｅ実施例］ 以下、図面を用いて本発明を説明する。

第１図は本発明に力ζかるパルス発生回路の一実施例の
構成図である。

第１図で、１は第１のラッチ回路、２は全加算器、３は
第２のラッチ回路であり、これらにより［）［）Ａ（（
）ｉｇｉｔａｌ　　Ｑｉｆｆｅｒｅｎｔｉａｌ　　Ａｎ
ａｌｙｚｅｒ）回路が構成されている。

第１のラッチ回路１はモータの回転速度に応じた値をラ
ッチする。

全加算器２はラッチ回路１の出力を受けとるとともにそ
の出力は第２のラッチ回路３に入る。

第２のラッチ回路３には全加飾器２の出力と周波数ずＣ
のクロックが入力されている。全加算器２の出力はこの
同波数ｆｃのクロックによりラッチされる。このラッチ
された第２のラップ−回路３の出力はそのまま全加算器
２の入力部に帰還されている。全加算器２は、第１及び
第２のラッチ回路の出力を受けているので、その内容が
定格値を越える度毎に桁上がり信号くパルス信号）を発
生する。すなわち、全加算器２と第２のラッチ回路３で
、第１のラッチ回路１の出力を導入し、桁上がり信号を
発生するパルス発生部を構成している。

ラッチ回路１．３にラッチされる内容はＮビットデータ
になっている。また、周波数ｆｃは変位変換器の最大パ
ルスレートを６とにして定められる。

全加締器２の桁上がり信号の周波数ｆ　ＯＵ　Ｔは次の
ようになる。

□ａｔａ：第１のラッチ回路１にラッチされたデータ Ｎ：全加締器２のビット数 ■式が導き出される過程については後述する。

４はθｓＩＧの１周期に発生するパルス数すなわら前述
した変動分パルスのパルス数に相当した値がセットされ
ていて、全加算器２から桁上がり信号がくる度にダウン
カウントし、カウント値がＯになったところでカウント
・アップ信号を発生するプリセット・ダウンカウンタで
ある。

５はプリセット・ダウンカウンタ４が力ろントアップ信
号を発生したときにｔ−ＯＷ信号をアンドゲート６に与
えて全加鋒器２の桁上がり信号の通過を禁止するパルス
禁止回路である。パルス禁止回路５とアンドゲート６に
よりパルス禁止手段が構成されている。

７はアンドゲート６の出力をアップパルスとダウンパル
スに切換えるスイッチである。このスイッチはり一ボモ
ータの回転方向が例えばＣＷならアップパルス側、ＣＣ
Ｗならばダウンパルス側に切換えられる。すなわち、ア
ップパルスとダウンパルスをアップ・ダウン・カウンタ
に入力すると、このカウンタの出力がサーボモータの現
在の回転角度になる。

８は変位変換器の検出１６号θｓｘａをもとに第１のラ
ッチ回路１にセットする速度の値とブリヒツト・ダウン
カウンタ４にセットする値を算出し、マイクロプロセッ
サバス９を介してこれらの値をセットするマイクロプロ
セッサである。このマイク０ブＯセツサ８はＬＩＰ／Ｄ
ＯＷＮセット信号をスイッチ７に与えて切換も行う。

ここで、■式を導き出した過程について説明づる。

いま、変位変換器の変調周波数がｆ、からｆｓ＋Δｆに
変わったとする。ここで、Δｆは偏移周波数で、 である。

周期１　／　（ｆ　ｓ＋Δｆ）ｔｌＪに周波数がｆｃの
パルス信号で計数されるパルス数ｄは次のようになる。

従って、１　／　（ｆ　ｓ→−Δ１′）の区間における
周波数ｆＯＵＴは次のようになる。

ここで、０式より、 改悟、＋Δへ）２凱、４号 となる。また、■、■式より、 となる。パルス数ｄはｆｓ＋Δｆを別に設けた計数カウ
ンタで求める。

従って、第１図において、 とすれば滑かなシリアルパルスの発生が可能になる。

次に、このような回路の動作について説明する。

このような回路で、マイクロプロセッサ８によリ、モー
タの回転速度の設定値は第１のラッチ１に、変位変換器
の検出信号の１周期に発生するパルス数はプリセット・
ダ・クンカウンタ４にそれぞれセットされる。

ラッチ回路１の出力［）ａｔａは全加算器２に入り、今
加ＩＩ器２の出力は第２のラッチ回路３を介し今加ｎ’
？Ｊ２自身に帰還される。

従って、全加算器２は第１及び第２のラッチ回路１．３
のそれぞれの出力を加算することになる。

そして、ラッチ回路１にＤａｔａがセットされる周波数
は、ｆＣに対して同じかまたは低い周波数であるため、
ラッチ回路１の出力Ｄａｔａの変化は自らにラッチ回路
３の出り変化となる。全加算器２は惑る客間を持ら、こ
の容量を越える毎に１発の桁上がり４ｇ月を出力するも
のであり、この全加算器２とラッチ回路３とでパルス発
生部を構成している。

第１のラッチ１にセットされるＱａｔａはＮビットのも
のであるため、例えばＮ−８場合は周波数ｆｏｌＪＴは
２５６段階に設定される。

カウンタ４とパルス禁止手段によりθｓＩＧの桁上がり
信号に１周期分のパルス数が発生したところでパルスの
発生が禁止される。

これによって、第２図に示すようにθＧＩＱの１周期全
体にわたって均一にサーボモータの回転速度に比例した
周波数でパルスが配置された滑かなパルス信号が出力さ
れる。

なお、０式の（ｎはマイクＯプロセッーナ８以外に、Ｄ
ＳＰ（Ｄｉｇｉｔａｌ　　３ｉｇｎａｌ　　ｐｒ。

ｃｅｓｓｏｒ）で篩用するようにしＣもよいし、この値
がテーブルとして格納されたＲＯＭから読み出すように
してもよい。

また、プリセット・ダウンカウンタ４のかわりにプリセ
ット・アップカウンタを用いてもよい。

［効果］ 本発明によれば、サーボモータの回転速度に比例した値
をＯＤＡ回路に設定することによってθＳＩＧの１周期
全体にわｋって均一にパルスが発生する滑かなパルス信
号が出力される。これによって、バーストパルスの発生
が防止され、サーボモータを円滑に駆動する信号を発生
できる。また、１周期に発生するパルス数はプリセット
・カウンタ４にセットされるため、発生パルス数のｇｔ
差も防止できる。

更に、回路は全加算器、ラッチ、カウンタ等で構成され
ているため、容易にゲートアレイ化できる。

【図面の簡単な説明】

第１図は本発明にかかるパルス発生回路の一実施例の構
成図、第２図は第１図の回路の動作説明図、第３図は従
来のパルス発生回路における出力パルス信号のタイムヂ
ャートである。 １・・・第１のラッチ回路、２・・・全加算器、３・・
・第２のラッチ回路、４・・・プリセット・ダウンカウ
ンタ、５・・・パルス禁止回路、６・・・アンドゲート
。

Claims (1)

1. 【特許請求の範囲】 サーボモータの回転角を電気位相に変換する変位変換器
   の回転角信号をシリアルパルス信号に変換して出力する
   パルス発生回路において、 サーボモータの回転速度に比例した値をラッチする第１
   のラッチ回路と、 この第１のラッチ回路の出力を導入する全加算器と、こ
   の全加算器の出力を所定のクロック信号によりラッチす
   る第２のラッチ回路を備え、この第２のラッチ回路の出
   力を前記全加算器に帰還し、全加算器の桁上がり信号を
   その出力とするパルス発生部と、 前記回転角信号の１周期に発生するパルス数がセットさ
   れ、前記全加算器の出力のパルス数をカウントし、セッ
   ト値をカウントしたところでカウント・アップ信号を出
   力するカウンタと、 このカウンタがカウント・アップ信号を発生したところ
   で前記全加算器の出力の通過を禁止するパルス禁止手段
   、 を具備し、前記パルス禁止手段を通過した信号をシリア
   ルパルス信号とするパルス発生回路。