JPS6324345A - バス安定化方式 - Google Patents
バス安定化方式Info
- Publication number
- JPS6324345A JPS6324345A JP16741686A JP16741686A JPS6324345A JP S6324345 A JPS6324345 A JP S6324345A JP 16741686 A JP16741686 A JP 16741686A JP 16741686 A JP16741686 A JP 16741686A JP S6324345 A JPS6324345 A JP S6324345A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- enable
- state
- signals
- pseudo
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はバス安定化方式に関し、特に３ステートバッフ
ァの出力が共通接続されたバスのバス安定化方式に関す
る。
ァの出力が共通接続されたバスのバス安定化方式に関す
る。
従来技術
３ステートバツフイの出力状態を制御する制御信号がデ
ィスエーブルとなると、当該３ステートバッファの出力
状態はいわゆるハイインピーダンス状態となるので、バ
スに接続されたすべての３ステートバッファの制御信号
が同時にディスエーブルとなってハイインピーダンス状
態となると、バスはフローティングとなり不安定となる
。そこで従来のこの種のバス安定化方式では、イネーブ
ル信号の供給回路部を等価ゲート段数で設計したり、あ
るいはデコーダ回路によって信号分配することで、バス
に共通接続される各３ステートバッファに到達するイネ
ーブル信号の時間的ずれを最小限におさえてバスの安定
化を計っている。
ィスエーブルとなると、当該３ステートバッファの出力
状態はいわゆるハイインピーダンス状態となるので、バ
スに接続されたすべての３ステートバッファの制御信号
が同時にディスエーブルとなってハイインピーダンス状
態となると、バスはフローティングとなり不安定となる
。そこで従来のこの種のバス安定化方式では、イネーブ
ル信号の供給回路部を等価ゲート段数で設計したり、あ
るいはデコーダ回路によって信号分配することで、バス
に共通接続される各３ステートバッファに到達するイネ
ーブル信号の時間的ずれを最小限におさえてバスの安定
化を計っている。
このような従来のバス安定化方式では、バス構造を有す
る回路の制御をつかさどるイネーブル信号について等遅
延設計を施し、バスの不安定状態を最小限にとどめて正
常動作させている論理回路においても、イネーブル信号
の変化によって出力状態が変化する場合にはバス動作の
過渡的状態としてすべての出力がディスエーブル状態と
な、ったり、あるいは２個以上の出力がイネーブル状態
となった場合に瞬間的にバスフローティングやバスファ
イトが現出してバスが不安定状態になるという欠点があ
る。
る回路の制御をつかさどるイネーブル信号について等遅
延設計を施し、バスの不安定状態を最小限にとどめて正
常動作させている論理回路においても、イネーブル信号
の変化によって出力状態が変化する場合にはバス動作の
過渡的状態としてすべての出力がディスエーブル状態と
な、ったり、あるいは２個以上の出力がイネーブル状態
となった場合に瞬間的にバスフローティングやバスファ
イトが現出してバスが不安定状態になるという欠点があ
る。
発明の目的
本発明は上記のような従来のものの欠点除去すべくなさ
れたもので、バス安定化状態を発生させることができ、
バスに接続する他の回路の保護と保障とを強化すること
ができるバス安定化方式の提供を目的とする。
れたもので、バス安定化状態を発生させることができ、
バスに接続する他の回路の保護と保障とを強化すること
ができるバス安定化方式の提供を目的とする。
発明の構成
本発明によるバス安定化方式は、制御信号がイネーブル
となったときにデータ送出を行う複数の３ステートバッ
ファの出力が共通接続されたバスのバス安定化方式であ
って、前記制御信号のすべてがディスエーブルとなった
時もしくは少なくとも２つの館記制御信号が同時にイネ
ーブルとなった時に前記３ステートバッファの１つを強
制的にイネーブル状態にし、他の前記３ステートバッフ
ァを強制的にディスエーブル状態にするようにしたこと
を特徴とする。
となったときにデータ送出を行う複数の３ステートバッ
ファの出力が共通接続されたバスのバス安定化方式であ
って、前記制御信号のすべてがディスエーブルとなった
時もしくは少なくとも２つの館記制御信号が同時にイネ
ーブルとなった時に前記３ステートバッファの１つを強
制的にイネーブル状態にし、他の前記３ステートバッフ
ァを強制的にディスエーブル状態にするようにしたこと
を特徴とする。
実施例
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すブロック図である。図
において、３ステートバッファ２，３゜４．５がバス１
に夫々共通に接続されたバス構造に対し、エクスクル−
シブオア論理Ｎ能を有するパスフローティング・バスフ
ァイト検出回路６と、ナンド論理機能を有する擬似イネ
ーブル制御回路７と、アンド論理機能を有する擬似イネ
ーブル制御回路８，９．１０とでバス安定化回路を構成
している。
において、３ステートバッファ２，３゜４．５がバス１
に夫々共通に接続されたバス構造に対し、エクスクル−
シブオア論理Ｎ能を有するパスフローティング・バスフ
ァイト検出回路６と、ナンド論理機能を有する擬似イネ
ーブル制御回路７と、アンド論理機能を有する擬似イネ
ーブル制御回路８，９．１０とでバス安定化回路を構成
している。
３ステートバッファ２，３．４．５には夫々データ信号
１００ 、１０１ 、１０２ 、１０３を制御する擬似
イネーブル制御信号１０８ 、１０９ 、１１０ 、１
１１が入力されている。擬似イネーブル１ｉｌｌ ｉ１
１回路７，８゜９．１０の夫々の出力信号である擬似イ
ネーブル制御信号１０８ 、１０９ 、１１０ 、１１
１はエクスクル−シブオア論理のパスフローティング・
バスファイト検出回路６に入力され、その出力であるパ
スフローティング・バスファイト検出信号１１２は３ス
テートバッファ２へのイネーブル信号の反転信号１０４
と共にナンド論理の擬似イネーブル制御回路７へ、また
、イネーブル信号１０５ 、１０６ 、１０７と共に夫
々アンド論理の擬似イネーブル制御回路８゜９．１０へ
入力されている。
１００ 、１０１ 、１０２ 、１０３を制御する擬似
イネーブル制御信号１０８ 、１０９ 、１１０ 、１
１１が入力されている。擬似イネーブル１ｉｌｌ ｉ１
１回路７，８゜９．１０の夫々の出力信号である擬似イ
ネーブル制御信号１０８ 、１０９ 、１１０ 、１１
１はエクスクル−シブオア論理のパスフローティング・
バスファイト検出回路６に入力され、その出力であるパ
スフローティング・バスファイト検出信号１１２は３ス
テートバッファ２へのイネーブル信号の反転信号１０４
と共にナンド論理の擬似イネーブル制御回路７へ、また
、イネーブル信号１０５ 、１０６ 、１０７と共に夫
々アンド論理の擬似イネーブル制御回路８゜９．１０へ
入力されている。
第２図は本発明の一実施例のタイムチャートである。第
１図と第２図とを用いて本発明の一実施例の動作につい
て説明する。
１図と第２図とを用いて本発明の一実施例の動作につい
て説明する。
通常、バス１を受ける図示せぬ次段ゲートの入力がフロ
ーティングになり、バス不安定となるのを避けるため、
同一バスを構成するゲートは必ず１個が出力イネーブル
となっていることが原則である。また、いわゆるバスフ
ァイト状態を避けるためには同時に２個以上のゲートが
出力イネーブル状態となってはならない。従って、エク
スクル−シブ回路で構成されるパスフローティング・バ
スファイト検出回路６は、バス安定動作時は「１」レベ
ル信号をパスフローティング・バスファイト検出信号１
１２に出力し、ナンド論理の擬似イネーブルｔＩＩＩｔ
［１回路７から３ステートバッファ２へのイネーブル信
号を出力させ、アンド論理の擬似イネーブル制御回路８
．９．１０から夫々イネーブル信号１０５ 、１０６
、１０７を出力させるノーマルモードとなっている。
ーティングになり、バス不安定となるのを避けるため、
同一バスを構成するゲートは必ず１個が出力イネーブル
となっていることが原則である。また、いわゆるバスフ
ァイト状態を避けるためには同時に２個以上のゲートが
出力イネーブル状態となってはならない。従って、エク
スクル−シブ回路で構成されるパスフローティング・バ
スファイト検出回路６は、バス安定動作時は「１」レベ
ル信号をパスフローティング・バスファイト検出信号１
１２に出力し、ナンド論理の擬似イネーブルｔＩＩＩｔ
［１回路７から３ステートバッファ２へのイネーブル信
号を出力させ、アンド論理の擬似イネーブル制御回路８
．９．１０から夫々イネーブル信号１０５ 、１０６
、１０７を出力させるノーマルモードとなっている。
しかし、イネーブル信号１０６がディスエーブルとなり
、擬似イネーブル信号１１０もディスエーブルとなって
、すべての擬似イネーブル信号１０８゜１０９ 、１１
０ 、１１１がディスエーブルとなる場合や、イネーブ
ル信号１０７がイネーブルのときにイネーブル信匈１０
５がイネーブルとなり、擬似イネーブル信号１０９ 、
１１１がともにイネーブルを示す場合には夫々バスフロ
ーティング２００もしくはバスファイト２０１を現出す
る。これらの場合にはエクスクル−シブオア回路で構成
されるパスフローティング・バスファイト検出回路６は
次のクロックで「０」レベルをパスフローティング・バ
スファイト検出信号１１２に出力し、ナンド論理の擬似
イネ−プル制御回路７から擬似イネーブル信号１０８を
「１」レベルで出力させ、強制的にイネーブル状態を起
す。また、アンド論理の擬似イネーブル制叩回路８，９
．１０から擬似イネーブル信号１０９゜１１０ 、１１
１をｒＯＪレベルで出力させて、３ステートバッファ３
，４．５をディスエーブル状態にしバス１に３ステート
バッファ２からのデータ信号１００のみを導通させる。
、擬似イネーブル信号１１０もディスエーブルとなって
、すべての擬似イネーブル信号１０８゜１０９ 、１１
０ 、１１１がディスエーブルとなる場合や、イネーブ
ル信号１０７がイネーブルのときにイネーブル信匈１０
５がイネーブルとなり、擬似イネーブル信号１０９ 、
１１１がともにイネーブルを示す場合には夫々バスフロ
ーティング２００もしくはバスファイト２０１を現出す
る。これらの場合にはエクスクル−シブオア回路で構成
されるパスフローティング・バスファイト検出回路６は
次のクロックで「０」レベルをパスフローティング・バ
スファイト検出信号１１２に出力し、ナンド論理の擬似
イネ−プル制御回路７から擬似イネーブル信号１０８を
「１」レベルで出力させ、強制的にイネーブル状態を起
す。また、アンド論理の擬似イネーブル制叩回路８，９
．１０から擬似イネーブル信号１０９゜１１０ 、１１
１をｒＯＪレベルで出力させて、３ステートバッファ３
，４．５をディスエーブル状態にしバス１に３ステート
バッファ２からのデータ信号１００のみを導通させる。
この状態をバスフローティング・バスファイト検出回路
６は捕捉して再びノーマルモードに戻すべく「１」レベ
ルをパスフローティング・バスファイト検出信号１１２
に出力し、擬似イネーブル制御回路７，８．９．１０か
ら夫々３ステートバッファ２へのイネーブル信号とイネ
ーブル信号１０５ 、１０６ 、１０７とを出力させる
が、依然としてすべてのイネーブル信号がｒＯＪレベル
もしくは複数のイネーブル信号が同時に「１」レベルで
あればパスフローティング２００もしくはバスファイト
２０１を検出して上記動作を繰返し続ける。その後、任
意の１つのイネーブル信号が「１」レベルで確定となる
と、この状態を捕捉したいパスフローティング・バスフ
ァイト検出回路６が「１」レベルのパスフローティング
・バスファイト検出信号１１２を出力して、擬似イネー
ブルＦｉｌｌ ｉ１１回路７，８．９．１０からノーマ
ルモードセの３ステートバッファ２へのイネーブル信号
とイネーブル信号１０５ 、１０６ 、１０７とを出力
させ、バス安定状態に移行する。つまり、バス動作はパ
スフローティング・バスファイト検出信号１１２に同期
して出力状態の安定がはかられる。
６は捕捉して再びノーマルモードに戻すべく「１」レベ
ルをパスフローティング・バスファイト検出信号１１２
に出力し、擬似イネーブル制御回路７，８．９．１０か
ら夫々３ステートバッファ２へのイネーブル信号とイネ
ーブル信号１０５ 、１０６ 、１０７とを出力させる
が、依然としてすべてのイネーブル信号がｒＯＪレベル
もしくは複数のイネーブル信号が同時に「１」レベルで
あればパスフローティング２００もしくはバスファイト
２０１を検出して上記動作を繰返し続ける。その後、任
意の１つのイネーブル信号が「１」レベルで確定となる
と、この状態を捕捉したいパスフローティング・バスフ
ァイト検出回路６が「１」レベルのパスフローティング
・バスファイト検出信号１１２を出力して、擬似イネー
ブルＦｉｌｌ ｉ１１回路７，８．９．１０からノーマ
ルモードセの３ステートバッファ２へのイネーブル信号
とイネーブル信号１０５ 、１０６ 、１０７とを出力
させ、バス安定状態に移行する。つまり、バス動作はパ
スフローティング・バスファイト検出信号１１２に同期
して出力状態の安定がはかられる。
このように、バス構造を形成している３ステートバッフ
ァ２．３，４．５を制御するすべての擬似イネーブル信
号１０８ 、１０９ 、１１０ 、１１１を入力とする
パスフローティング・バスファイト検出回路６と、パス
フローティング・バスファイト検出回路６から出力され
るパスフローティング・バスファイト検出信号１１２に
より３ステートバッファ２．３，４．５を制御するすべ
てのイネーブル信号を擬似イネーブル信号ｉ０８ 、１
０９ 、１１０ 、１１１に切換えて、強制的に任意の
１つの出力をイネーブル状態にし、かつ他の出力をディ
スエーブル状態とする擬似イネーブル制御回路７，８．
９．１０とを設けることにより、イネーブル信号につい
て遅延設計を施したバス構造を含む論理回路においても
過渡的に現出するパスフローティング２００あるいはバ
スファイト２０１を捕捉し、応急処置として強制的に任
意の１つの出力をイネーブル状態にし、かつ俵の出力を
ディスエーブル状態とする擬似的なバス安定化状態を発
生させて、バスに接続する他の回路の保護と保障とを強
化することができる。
ァ２．３，４．５を制御するすべての擬似イネーブル信
号１０８ 、１０９ 、１１０ 、１１１を入力とする
パスフローティング・バスファイト検出回路６と、パス
フローティング・バスファイト検出回路６から出力され
るパスフローティング・バスファイト検出信号１１２に
より３ステートバッファ２．３，４．５を制御するすべ
てのイネーブル信号を擬似イネーブル信号ｉ０８ 、１
０９ 、１１０ 、１１１に切換えて、強制的に任意の
１つの出力をイネーブル状態にし、かつ他の出力をディ
スエーブル状態とする擬似イネーブル制御回路７，８．
９．１０とを設けることにより、イネーブル信号につい
て遅延設計を施したバス構造を含む論理回路においても
過渡的に現出するパスフローティング２００あるいはバ
スファイト２０１を捕捉し、応急処置として強制的に任
意の１つの出力をイネーブル状態にし、かつ俵の出力を
ディスエーブル状態とする擬似的なバス安定化状態を発
生させて、バスに接続する他の回路の保護と保障とを強
化することができる。
発明の効果
以−ト説明したように本発明によれば、３ステートバッ
ファをｖＩ ！Ｉｔする制御信号がすべてディスエーブ
ルとなった時も１ツクは２以上の制御信号が同時にイネ
ーブルとなった時に３ステートバッファの１つを強制的
にイネーブル状態とし、他の３スデートバツフアを強制
的にディスエーブル状態にすることによって、バス安定
化状態を発生させることができ、バスに接ｖｃする他の
回路の保５と保障とを強化することができるという効果
がある。
ファをｖＩ ！Ｉｔする制御信号がすべてディスエーブ
ルとなった時も１ツクは２以上の制御信号が同時にイネ
ーブルとなった時に３ステートバッファの１つを強制的
にイネーブル状態とし、他の３スデートバツフアを強制
的にディスエーブル状態にすることによって、バス安定
化状態を発生させることができ、バスに接ｖｃする他の
回路の保５と保障とを強化することができるという効果
がある。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明の一実施例のタイムチャートである。 主要部分の符号の説明 １・・・・・・バス ２〜５・・・・・・３スデートバツフア６・・・・・・
パスフローティング・ バスファイト検出回路 ７〜１０・・・・・・擬似イネーブル制御回路１０８〜
１１１・・・・・・擬似イネーブル信号１１２・・・・
・・パスフローティング・バスファイト検出信号
本発明の一実施例のタイムチャートである。 主要部分の符号の説明 １・・・・・・バス ２〜５・・・・・・３スデートバツフア６・・・・・・
パスフローティング・ バスファイト検出回路 ７〜１０・・・・・・擬似イネーブル制御回路１０８〜
１１１・・・・・・擬似イネーブル信号１１２・・・・
・・パスフローティング・バスファイト検出信号
Claims (1)
- 制御信号がイネーブルとなつたときにデータ送出を行う
複数の３ステートバッファの出力が共通接続されたバス
のバス安定化方式であって、前記制御信号のすべてがデ
ィスエーブルとなった時もしくは少なくとも２つの前記
制御信号が同時にイネーブルとなつた時に前記３ステー
トバッファの１つを強制的にイネーブル状態にし、他の
前記３ステートバッファを強制的にディスエーブル状態
にするようにしたことを特徴とするバス安定化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16741686A JPS6324345A (ja) | 1986-07-16 | 1986-07-16 | バス安定化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16741686A JPS6324345A (ja) | 1986-07-16 | 1986-07-16 | バス安定化方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6324345A true JPS6324345A (ja) | 1988-02-01 |
Family
ID=15849293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16741686A Pending JPS6324345A (ja) | 1986-07-16 | 1986-07-16 | バス安定化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6324345A (ja) |
-
1986
- 1986-07-16 JP JP16741686A patent/JPS6324345A/ja active Pending
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