JPS6324324A

JPS6324324A - ソ−ト処理装置

Info

Publication number: JPS6324324A
Application number: JP16699486A
Authority: JP
Inventors: Takayuki Nakagawa; 貴之中川; Yasuhiro Inagami; 稲上　泰弘; Yoshiko Tamaoki; 玉置　由子
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-07-16
Filing date: 1986-07-16
Publication date: 1988-02-01
Anticipated expiration: 2011-06-19
Also published as: JP2508004B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ソート処理装置に関し２特にベクトルプロセ
ッサ等において、ソート処理を高速に行うことができる
ソート処理演算器に関するものである。

〔従来の技術〕

従来のソート処理装置は、例えば、特開昭６０−５４０
４３号公報に記載されているように、与えられた数列を
昇順に並べ換える場合、比較回路により複数個の数字の
うち、前より２つずつ逐次的に大小を比較して、小さい
方の数字を出力し、大きい方の数字を保持することによ
り、次の数字との比較（こ移る方法を繰り返し行ってい
た。

第５図は、上記公報記載の演算器の構成を示したもので
ある。第Ｓ図では、レジスタ３からの出力とレジスタ４
からの出力を比較回路ｌに入力し、ここで大小関係を比
較し、その比較結果の出力信号１０７に従って選択回路
７を制御し、比較された大きい方の数字をレジスタ４に
返送する帰還ループを備えている。例えば、ｒ２，６，
０，１゜３．８，７，５，４，９Ｊの１０個の数字を昇
順に配列し直すために、前から順次２つずつ比較し、小
さい方を出力するとともに、大きい方の数字を次の数字
と比較して、やはり小さい方を出力していくという処理
を繰り返し行っている。そのため、レジスタ３に上記１
０個の数列を１サイクルごとに順次格納して、レジスタ
３の２番目とレジスタ４に帰還された１番目の数字を比
較し、大きい方の数字をレジスタ４に帰還することによ
り、これとレジスタ３の３番目の数字を比較し、小さい
方を出力して大きい方をレジスタ４に帰還して、レジス
タ３の次の数字と比較する。前例に挙げた数列の場合に
は、ｒ２，６，０．ｌ、３，８，７゜５．４，９Ｊのう
ちのレジスタ３の「６」とレジスタ４の「２」を比較回
路１で比較し５６〉２となって、２を出力するため、比
較回路１からＩＩ　Ｏ１１を出力して、選択回路８を制
御することにより、レジスタ４の出力「２」をレジスタ
５に格納するとともに、選択回路７を制御することによ
り、レジスタ３の出力「６」をレジスタ４に帰還する。

次に、レジスタ３の「０」とレジスタ４の「６」とを比
較回路１で比較し、０く６であるため、比較回路上から
パ１″′を出力して、選択回路８を制御することにより
、レジスタ３の出力「Ｏ」をレジスタ５に格納するとと
もに、レジスタ５に格納されていた「２」を次段のレジ
スタ６に移す。また、比較回路１の出力ＩＩ　Ｉ　ＩＩ
で選択回路７を制御することにより、レジスタ４の出力
「６」を再びレジスタ４に帰還する。

次しこ比較回路１では、レジスタ３の「１」とレジスタ
４の「６」が比較され、１〈６となるため、出力Ｉｌｌ
″１によりレジスタ３の出力ｒｌＪがレジスタ５に格納
されるとともに、レジスタ４の出力「６」が再びレジス
タ４に帰還される。一方、比較回路２では、レジスタ５
の「０」とレジスタ６の「２」が比較され、０く２とな
るため、比較回路２とレジスタ６が作成する信号１０９
を１１１　ＩＩにして、状態値レジスタ９をｒｒ　１　
ｕにセットする。信号１０９がＩＩ　Ｉ　ＩＩのときは
、ｃくｄで降順であるため、さらに処理が必要であるこ
とを示す。比較回路２の次の比較では、２〉１となるた
め、信号１０９はＩＩ　ＯＢであるが、状態値レジスタ
９の値は変わらない、信号１０９が全ての比較について
ｔｔ　Ｏｕのとぎは、Ｃ〉ｄであって、昇順になってい
るため、処理が終了したことを示している。すなわち、
状態値レジスタ９が常にリセット状態を継続するまで、
処理を繰り返し行う必要があり、状態値レジスタ９のリ
セット信号１０５を出力すると共に出力１０４を入力１
０３に戻して処理を続行する。このようにして、昇順の
ソート処理、つまりｒｏ、１，２゜３．４，５，６，７
．８，９Ｊの小さい数字から大きい数字への順序に配列
するためのソート処理が終了する。なお、第５図におい
て、１０３はソート処理を行うための対象数列、１１１
，１１２はそれぞれレジスタ３，４の出力、１０７は比
較回路１の出力（ａ＜ｂのとき１１１１１を出力）、１
０９は昇順であるか、降順であるかを示す信号（１１１
１１が降順　ＩＩ　Ｑ　ＩＩが昇順）、１０５は状態値
レジスタ９のリセット信号、１０６は状態値レジスタ９
の出力値である。このように、第５図のソート処理演算
器では、レジスタ４に値を帰還するループの処理サイク
ル数によって、データ処理ピッチが支配されるため、パ
イプライン処理による高速化ができない。

〔発明が解決しようとする問題点〕

第５図に示す従来のソート処理装置では、高速化の点に
ついて配慮がなされておらず、上記帰還ループにｎマシ
ンサイクルを要するときには、ｎマシンサイクルに１要
素の処理結果しか得られないという問題がある。

本発明の目的は、このような従来の問題点を改善し、パ
イプラインの処理ピッチ、ないし１マシンサイクルに１
要素の処理結果が得られるようなパイプラインのソート
処理装置を提供することにある。

〔問題点を解決するための手段〕

上記目的を達成するため、本発明のソート処理装置は、
１つずつずれた同一数列をそれぞれ別個に順次格納する
第１および第２の入力レジスタと、該第１、第２の入力
レジスタに順次格納された数列の大小関係をパイプライ
ン的に比較演算するための複数ステージを備えた比較演
算手段と、各ステージで比較演算される２系列の数列を
各々順次保持するために連結された複数個のレジスタ群
と、該２系列のレジスタ群の各最終レジスタの値のうち
、上記比較演算手段の最終比較結果が大きい方を選択し
、上記第２の入力レジスタに帰還させる帰還ループとを
有し、上記最終レジスタの値のうち上記比較演算手段の
最終比較結果が大きい方を帰還させ、小さい方を出力し
て、入力された数列を昇順に順次配列し直すことに特徴
がある。

また、本発明のソート処理装置は、同一数列を順次格納
する第１の入力レジスタと該第１の入力レジスタからの
入力値を１マシンサイクル保持するととも番こ、他方の
オペランド入力として出力する第２の入力レジスタと、
該第１および第２の入力レジスタに順次格納された数列
の大小関係をパイプライン的に比較演算するための複数
ステージを備えた比較演算手段と、上記第２の入力レジ
スタに接続され、上記各ステージで順次比較演算される
数列を順次保持するために連結された複数個のレジスタ
群と、数列の極大値を検出した時に該レジスタ群の最終
値を格納する極大値レジスタと、該数列における次の極
小点を検出した時に該極大値レジスタの値を出力し、極
大値を検出したときには次の要素である小さな値を出力
する選択手段とを有し、極大値を数列の複数個分飛ばし
て移動させることにより、入力された数列を昇順に配列
し直すことにも特徴がある。さらに、本発明のソート処
理装置は、前記２つのソート処理装置を直列または並列
に接続して、両ソート処理装置を組み合せて、入力数列
を昇順に配列し直すことに特徴がある。

〔作　　用〕

本発明においては、第３図（第１の実施例）に示すよう
に、パイプライン比較口ｉ！！２１のステージ数（本実
施例では、３ステージとする）に対応した比較データの
レジスタ５１〜５３．４１〜４３をそれぞれ設け、選択
回路７により選択されたレジスタの内容をレジスタ４に
帰還させることにより、先ず１マシンサイクルピツチで
の処理が可能となる。しかし、第３図の演算器の構成で
は、帰還ループに４マシンサイクルを要するため、例え
ば、０番目と４番目と８番回の要素、っまり４を法とす
る剰余類により区別される要素データ間でしか、ソート
処理を行うことができないという問題が生じる。そこで
、第３図の演算器の問題を改善するため、第１図（第２
の実施例）に示すような１列のみの直列型レジスタ群、
っまり１だけ要素番号の隔たるベクトル要素間でのみ比
較操作を行う演算器を与える。すなわち、比較対象値を
格納する２つのレジスタを直列に接続し、さらに比較回
路２１のステージ数に対応した各レジスタ５１〜５３に
直列に接続し、比較結果により比較データを選択する選
択回路９０．９１を制御するようにしている。さらに、
第４図（第３の実施例）では。

第１図と第３図の演算器を組み合せた装置構成により、
両者の特質を発揮させている。

すなわち、本発明の第１実施例（第３図）では、パイプ
ライン比較回路２１のステージ数に対応させて新たに設
けられたレジスタ４１〜４３．５１〜５３により比較オ
ペランドを保持し、ソート演算器全体をパイプライン方
式により動作させるので、パイプラインピッチで処理を
進めることができる。しかし、要素番号が４とびの要素
グループ内でしかソートを行えないので、これのみでは
完全な配列し直しは不可能である。

次に、本発明の第２の実施例（第１図）では、入力ベク
トルデータを１マシンサイクル保持するとともに、他方
のオペランドとして比較回路２１に入力するレジスタ５
０を設けることにより、比較回路２１では入力ベクトル
データの隣接要素間でのみ比較が行われるので、帰還ル
ープを要しない。

従って、この装置では、パイプラインピッチで処理を進
めることができる。

次に、本発明の第３の実施例（第４図）においては、第
３図に示す演算器構成による処理のみでは完全なソート
ができないので、第３図の演算器によりソート処理を終
了した後、引続き第１図に示す演算器により残りのソー
ト処理を行う。このように両ソート処理装置を組み合せ
ることにより、処理速度を向上させることができる。

〔実施例〕

以下、本発明の実施例を、図面により詳述する。

第３図は、本発明の第１の実施例を示すソート処理装置
のブロック構成図である。第３図では、信号線１０３か
ら与えられるベクトルデータを昇順にソートする場合を
示している。比較回路２１はパイプライン化され、その
ステージ数に対応してレジスタ４１〜４３．５１〜５３
が備えられて、パイプライン動作が行われる。比較回路
２１の結果出力１０７により、選択回路７，８が制御さ
れる。すなわち、本実施例では、比較を行っていない時
、および比較条件が成立した時、選択回路７はレジスタ
５３の出力を、また選択回路８はレジスタ４３の出力を
、それぞれ選択する。例えば、信号線１０３から入力し
たベクトルデータが「２゜６．０，１，３，９，７，５
，４，８Ｊであった場合、最初の４サイクルでは比較が
行われず、レジスタ４３，４２，４１．３にそれぞれ値
２，６゜０．１が格納され、レジスタ３に値３が格納さ
れると同時に、レジスタ４に値「２」が帰還されて格納
される。このように、第３図においては、要素番号が４
つだけ離れた要素間でしか比較および置換がなされず、
結果的に「２．３，４Ｊ、ｒ６，８゜８Ｊ、ｒｏ、７Ｊ
、ｒｌ、５Ｊのグループ内でのみソート処理が行わ九、
信号線１０４がらは、「２゜６．０，１，３，８，７，
５，４，９Ｊが出力される。

第５図の従来構成では、出力データのソート完了をチェ
ックするために、比較回路２およびレジスタ６が作成す
る信号１０９が用いられているのに対して、第３図の構
成では、信号１０９の代りに入力時のソート完了をチェ
ックする信号１０７が、状態値レジスタ９を値ＩＩ　Ｉ
　ＩＴにセットするための信号として用いられている（
第３図の破線参照）。

この第３図の溝成では、１回目のベクトルデータの処理
で、各グループ内のソート処理は完了するが、終了時の
信号１０６の値は１″′になるので、再び信号１０５で
状態値レジスタ９をリセットし、全ベクトルデータを処
理してから終了を検出するので、１回分処理時間が増加
するが、比較回路２２を削減するごとにより、回路量を
半分近くに削減することができる。このように、第３図
のソート演算器では、部分ソート処理を行う場合にパイ
プライン処理で高速にソートを終了することができ、か
つ少ないハードウェア量で実現できる。

第１図は、本発明の第２の実施例を示すソート処理袋は
のブロック構成図であり、第２図は第１図におけるベク
トルデータの流れを示した図である。第２図において、
横方向がサイクル数を単位とした時間の経過を示してお
り、縦方向が各レジスタ中の値に対応している。第１図
において、２１゜２２はそれぞれ比較回路、６０は信号
出力１０７を保持するレジスタ、９０は信号出力１０７
がＩＩ　Ｉ　ＩＩの時にレジスタ５２の出力を選択し、
＋１０１１の時にレジスタ５３の出力を選択する選択回
路、９１はアンドゲート７０により信号値１０７がＬＬ
　Ｉ　ＩＩから′０″′に変化した時点、つまりベクト
ルデータの次の極小点を検出した時にのみ、ゲート５４
の出力を選択する選択回路、５４はアンドゲート８０に
より信号値１０７が′０″からＬＬ　Ｉ　ＴＴに変化し
た時点、つまりベクトルデータの極大点を検出して、そ
の時の極大値を保持するレジスタであり、その他は第３
図と同一記号は同一のものを表わす。

レジスタ３に入力するデータａとレジスタ５０に入力す
るデータｂは、１要素分ずれており、両出力が比較回路
２１に入力されて比較された結果、その結果出力信号１
０７をもとに、以後のソート演算出力が決定される。す
なわち、第２図のａ。

ｂに示すように、２サイクル目で「６」と「２ｊが比較
され、３サイクル目で「０」と「６」が比較され、順次
、ａとｂが比較される。信号出力１０７を保持するレジ
スタ６０の値ｆは、第２図のｆに示すように変化し、２
サイクル目で「６」「２」が比較さ　　　゛れ、３サイ
クル目で「０」と「６」が比較され、順次、包とｂが比
較される。信号出力１０７を保持するレジスタ６０の値
ｆは、第２図のｆに示すように変化し、２サイクル目に
入力された比較結果は、６〉２であるため、４サイクル
後に１１０２ｇが格納され包。次のサイクルでは、０く
６であるため、ＩＩ　Ｉ　Ｂが格納される。このように
して、ａ　（ｂのときｎ　１　ｇＨｌａ　）　ｂのとき
０′″が格納されるので、レジスタ６０にはｒＯ，１，
Ｏ，Ｏ，０，１，Ｌ。

１．０」が順次格納される。つまり、値ＬＬ　０１７の
区間はベクトル要素値が増加している区間を示し、値ｒ
ｒ　１　ｎの区間はベクトル要素値が減少している区間
を示す。なお、第１図では特に、比較回路２１が比較を
行っていない間は、信号値１０７は“０″であるとする
。

選択回路９０は、信号値１０７がＬＬ　Ｉ　ＩＩの時に
レジスタ５２の出力を選択し、ＩＩ　Ｏ″の時にレジス
タ５３の出力を選択する。レジスタ５４は、前のサイク
ルで信号１０７がＩＩ　ＯＢであり、現在のサイクルで
信号１０７がＬＬ　Ｉ　ＩＩとなったとき、アンドゲー
トが開いて、制御信号ＬＬ　Ｉ　ＩＴを出力し、そのと
きの極大（直ｂ、つまりレジスタ５３の値を格納する。

信号値１０７がＩｔ　ＯｌｌからＩＩ　１１１に変化し
たことは、包加していた数列が減少に変化したこと、つ
まりベクトルデータが極大値にあることを示す。そして
、選択回路９１は、前のサイクルで信号１０７がＩｔ　
Ｉ　ＩＩであり、現在のサイクルで信号１０７がＩＩ　
ＯＩＩになったとき、アンドゲート７０が開いて、制御
信号＃　１１１によりレジスタ５４の出力を選択する。

すなわち、ベクトルデータの次の極小点を検出した時に
のみ、レジスタ５４に格納されている事大値を選択して
レジスタＣに格納する。このように、ベクトルデータの
極大点では極大値をレジスタ５４に保持し、その代り、
次の要素であるより小さな値のデータを出力して、以下
、便が単調に減少する区間でレジスタ５２の出力をバイ
パスし、次の値の極小点でレジスタ５４に保持した極大
値を出力して、以下、値が単調に増加する区間でレジス
タ５３の出力をバイパスする。上記の一連の動作により
、ソート演算器の出力データＣは、極包値「６」を次の
極小値「０」の後に移動し１次の極大値「８Ｊを次の極
小値「４」の後に移動したものとなる。すなわち、第２
図のｆの値は、ｒｏ、１゜０、Ｏ，０，１，１，１，Ｏ
Ｊとなるので、この列中で１１　Ｏｎからｎ　１１１に
変化したサイクルで、その時点の極大値がレジスタ５４
のＸとしてｒ６，６．６゜６．８，８，８．８」が格納
される。また、第２図のｙとＣに示すように、レジスタ
５３の値が「２゜６．０，１，３，８，７，５．４．９
Ｊと順次移動していく間に、レジスタ６０の値ｆがＩＩ
　１　′１からＩＩ　Ｏｊ＋に変化したサイクルで、極
大値「６」および「８」がレジスタ５のＣとして出力さ
れ、その他のサイクルではｙがそのままＣとなるので、
結局、レジスタ５包Ｃには、ｒ２，０，６，１，３，７
，５゜４．８，９」が出力される。この後、比較回路２
２で比較された結果、出力信号１０９がＬＬ　ＯＩＩを
出力し続けるとき、つまり状態値レジスタ９がリセット
されたままのときに、ソート処理が完了する。

１回でも状態値レジスタ９がセットされたときには、繰
り返しソート処理が必要となり、入力信号１０３に戻さ
れる。上述の例の場合、ソートステップの出力は、値「
２」と値「０」の間等で昇順となっていないことが、レ
ジスタ９に値ＩＩ　Ｉ　ＨＨとして記録されるので、信
号線１１５により状態をＩＩ　ＯｒＪにリセットした後
、同じソート処理を繰り返す。茅１図のソート演算器に
おいても、比較回路２２を削減して、信号値１０９では
なく、信号値１０７により状態値レジスタ９の値をセン
トすることができるが、その場合、ソートの処理ステッ
プ数が１回分増加するのは、第３図の場合と同じである
。

第４図は、本発明の第３の実施例を示すソート処理装置
のブロック構成図である。第４図のソート処理装置は、
第３図の第１の実施例によるソート演算器１０と、第１
図の第２の実施例によるソート演算器１１とが組み合わ
せて構成さ九ている。

１０．１１はソート演算器、２０はベクトル命令制御回
路、３０は主記憶装置、７０はベクトルレジスタ、８０
．９０は選択回路である。

主記憶装置３０のデータは、信号線１０１を経てベクト
ルレジスタ７０にロードされ、信号線１０３を介してソ
ート演算器１０にオペランドとして供給され、ここで部
分的ソート処理が行われる。ソート演算器１０では、第
３図に示すような１回目のソート処理を行った後、その
結果を信号線１０４を介して再びベクトルレジスタ７０
に格納する。信号ａ１０５．１０６はそれぞれ第１図の
信号線１０５，１０６に相当するもので、処理の開始時
に信号線１０５によりｒｔ　Ｏｒｒにリセットさ九た状
態値を示す信号線１０６が全ベクトル要素の処理が終了
しても＋１０”のままであった場合には、ソート演算器
１ｏによる部分的ソート処理は終了する。しかし、信号
線１０６が′″ＯＩＩでなければ、再び信号線１０５に
より状態を１１０″′にリセットし、ソート演算器１０
による部分的ソート処理を繰り返し続行する。ソート演
算器１０による部分的ソート処理が終了すると、次にソ
ート演算器１１１：よるソート処理が開始される。ベク
トルレジスタ７０から信号線１０３を介してソート演算
器１１に入力されたデータは、第１図および第２図に示
すソート処理が施された後、その結果が信号線１１４を
介して再びベクトルレジスタ７０に戻される。信号線１
１５により１１０１Ｈにリセットされた状態値を示す信
号線１１６が、全ベクトル要素の処理が終了したときに
′″０″を継続するまで、信号線１１５による状態リセ
ット動作とソート演算器１１によるソート処理が繰り返
される。

このようにして、ソート演算器１１によるソート処理の
終了が検出されると、ベクトルレジスタ７０に格納され
た結果は、信号線１０２を介して主記憶袋！３０にスト
アされる。

第４図の実施例においては、より高速に部分ソート処理
を行うソート演算器１０と、それより幾分動作が遅いが
、従来より高速なパイプラインソート演算器１工の両者
を組み合わせて、ソート処理を行っているので２処理速
度が補強される。

このように、従来のパイプライン化されていないソート
演算器では、例えば４マシンサイクルごとに１個の出力
を得ているのに対して、第１図および第３図のソート処
理装置においては、パイプライン化されているため、１
マシンサイクルビッチに出力が得ら九、従来に比べて処
理が４倍に高速化される。また、第３図のソート演算器
では、要素番号が４とびの要素グループ内でしかソート
を行わないので、これのみではソート処理を行えない。

しかし、従来の装置では４要素分のデータを移動するた
めに４回の比較と４回の置換え動イｙを要するのに対し
て、第３図のソート演算器では、１回の比較と１回の置
換え動作により４要素のデータ移動が可能であるため、
従来より４倍の高速化が達成できる。

さらに、第１図のソート演算器は、従来のバブルソート
として知られる処理アルゴリズムに基づく演算器よりも
処理の繰り返し回数が増加することもあるが、１パイプ
ラインピツチごとに処理できるので、第４図に示すよう
に、第３図の演算器と組み合わせて使用することにより
、処理速度を補強することができる。

〔発明の効果〕

以上説明したように、本発明によれば、パイプライン化
されているため、１マシンサイクルピツチで出力が得ら
九、ソート処理の高速化が可能となる。

【図面の簡単な説明】

第１図は本発明の第２の実施例を示すソート処理装置の
ブロック構成図、第２図は第１図の一動作例を説明する
図、第３図は本発明の第１の実施例を示すソート処理装
置のブロック構成図、第４図は本発明の第３の実施例を
示すソート処理装置のブロック構成図、第５図は従来に
よるソート処理装置の一例を示す構成図である。１．２，２１．２１比較回路、３，４．４１〜４３．５
０〜５３：レジスタ、７，８，８０，９０゜９１：選択
回路、９：状態値レジスタ、２０；ベクトル命令制御回
路、３〇二主記憶装＠、７０：ベクトルレジスタ、５４
：極大値保持レジスタ、６０：ベクトル要素値の増加減
少状態保持レジスタ。第　　　　　１　　　　　図第　　　　　２　　　　　図第　　　　　３　　　　　図園第　　　　　５　　　　　図

Claims

【特許請求の範囲】１、１つずつずれた同一数列をそれぞれ別個に順次格納
する第１および第２の入力レジスタと、該第１、第２の
入力レジスタに順次格納された数列の大小関係をパイプ
ライン的に比較演算するための複数ステージを備えた比
較演算手段と、各ステージで比較演算される２系列の数
列を各々順次保持するために連結された複数個のレジス
タ群と、該２系列のレジスタ群の各最終レジスタの値の
うち、上記比較演算手段の最終比較結果が大きい方を選
択し、上記第２の入力レジスタに帰還させる帰還ループ
とを有し、上記最終レジスタの値のうち上記比較演算手
段の最終比較結果が大きい方を帰還させ、小さい方を出
力して、入力された数列を昇順に順次配列し直すことを
特徴とするソート処理装置。２、同一数列を順次格納する第１の入力レジスタと該第
１の入力レジスタからの入力値を１マシンサイクル保持
するとともに、他方のオペランド入力として出力する第
２の入力レジスタと、該第１および第２の入力レジスタ
に順次格納された数列の大小関係をパイプライン的に比
較演算するための複数ステージを備えた比較演算手段と
、上記第２の入力レジスタに接続され、上記各ステージ
で順次比較演算される数列を順次保持するために連結さ
れた複数個のレジスタ群と、数列の極大値を検出した時
に該レジスタ群の最終値を格納する極大値レジスタと、
該数列における次の極小点を検出した時に該極大値レジ
スタの値を出力し、極大値を検出したときには次の要素
である小さな値を出力する選択手段とを有し、極大値を
数列の複数個分飛ばして移動させることにより、入力さ
れた数列を昇順に配列し直すことを特徴とするソート処
理装置。３、１つずつずれた同一数列をそれぞれ別個に順次格納
する２個の入力レジスタと、該入力レジスタに順次格納
された数列の大小関係をパイプライン的に比較演算する
ための複数ステージを備えた比較演算手段と、各ステー
ジで比較演算される２系列の数列を各々順次保持するた
めに連結された複数個のレジスタ群と、該２系列のレジ
スタ群の各最終レジスタの値のうち、上記比較演算手段
の最終比較結果が大きい方を選択し、上記比較演算手段
の入力側の２つのレジスタの一方に帰還させる帰還ルー
プとを有する第１のソート演算装置、および同一数列を
順次格納する第１の入力レジスタと該第１の入力レジス
タからの入力値を１マシンサイクル保持するとともに、
他方のオペランド入力として出力する第２の入力レジス
タと、該第１および第２の入力レジスタに順次格納され
た数列の大小関係をパイプライン的に比較演算するため
の複数ステージを備えた比較演算手段と、上記第２の入
力レジスタに接続され、上記各ステージで順次比較演算
される数列を順次保持するために連結された複数個のレ
ジスタ群と、数列の極大値を検出した時に該レジスタ群
の最終値を格納する極大値レジスタとを有する第２のソ
ート演算装置を、各々１個以上備えて、各ソート演算装
置を直列的あるいは並列的に接続し、両演算装置を組み
合せて入力された数列を昇順に配列し直すことを特徴と
するソート処理装置。