JPH01293435A - データ整列処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は、多段階の併合処理によりデータ整列を行う
際に必要な作業メモリ量を削減するデータ整列処理方式
に関するものである。

「従来の技術」 複数のデータをそれらの値に従って整列する際、ｋ本（
ｋは２以上の整数）の整列済みデータ部分列（以降、単
にデータ部分列と呼ぶ）の併合を繰り返し、順序よく並
んだデータ部分列の長さ（すなわち、データ部分列に含
まれるデータの個数）を１　（元のデータ）　、ｋ、ｋ
”、ｋ”　、・・・と長くして行くことにより整列を行
う手法（ｋウェイマージソート法と呼ばれる）は一般に
よく知られている。第４図はにウェイマージソート法で
、ｋ＝２の場合の整列の様子を示す図である。ここでは
データを昇ｌ１ｌＩに整列する例を示しており、ａ、ｂ
。

Ｃ１・・・、ｈは各々データ、下線でくくられたデー夕
の集まりは整列済みデータ部分列を示す、第４図の場合
、１段目の併合で長さ１のデータ（元のデータ）から長
さ２のデータ部分列を生成、２段目の併合で長さ２のデ
ータ部分列から長さ４（＝ｋｘ）のデータ部分列を生成
、３段目の併合で長さ４のデータ部分列から長さ８（＝
に’）のデータ部分列（＝整列結果）を生成している。

すなわち、８個のデータ（あるいは、８本の長さｌのデ
ータ部分列）を３段の併合で整列している。一般に、１
本のデータ部分列はｒｌｏｇ＋＋ｎ　１段の併合で整列
できる。ここでｒｘｌはＸ以上の最小の整数を表す。

このようなにウェイマージソート法を専用のハードウェ
アを用いて実現する場合の一般的なハードウェア構成を
第５図に示す、ここで、１０１は最大に個のデータを格
納し、その内から最小あるいは最大のデータをすること
により、最大に本のデータ部分列を併合可能な併合回路
（周知の回路であり、例えば特開昭６１−４２０３１号
にある）、１０２は併合結果を一時的に格納するメモリ
、１０３はデータの入出力端子、１０４は併合回路１０
１、メモリ１０２を制御する整列制御回路である。

次に第５図の動作を説明する。メモリ１０２には予め整
列対象となるデータ部分列が入力され、格納されている
とする。このとき、併合回路１０１により１段目の併合
を行い、併合結果をメモリ１０２に再び格納する。１段
目の併合が終了した時点で、２段目の併合を開始する。

以降、入力データ部分列かに本以下のデータ部分列にな
る（（ｒｌｏｇｋｎｌ　−１）段目の併合）まで、同様
の併合と併合結果のメモリ１０２への格納を繰り返す。

データ部分列の併合結果かに本以下になった時点（ｒ　
Ｉｏｇ、、ｎ　１段目の併合）で、データ部分列を併合
回路１０１で併合し、併合結果を出力端子１０４から出
力する。

第６図は、第４図のデータを第５図の装置で併合したと
きのメモリ１０２におけるデータ格納の様子を示したも
のである。ここで、細線で囲まれたデータはデー多部分
列である。時刻Ｏは入力されたデータがすべてメモリ１
０２内に格納された時点である。

併合回路１０１には最大に個のデータしか格納できない
ため、併合回路１０１での併合結果はその回路が入力し
たデータのデータ領域とは別の領域に格納する必要があ
る。このため、併合結果を格納する領域を予め作業領域
として確保し゛ておく。また、一連の併合は、併合結果
をメモリ内の連ｋｊＥ　ＳＪｆ域に格納するようにする
ため、データ部分列の併合する順番を、段数により、前
後から交互に行うこととする。

時刻１は１段目の併合の１回目の併合（データａとｅの
併合）結果である。以下、１段目の併合を続け、１段目
の併合終了時のメモリ内は時刻４のようになる０次に、
２段目の併合に入り、２段目の併合結果時点のメモリ内
は時刻６のようになる。併合結果をメモリに格納するの
は２段目の併合までである。

第６図において、併合結果を常に連続領域に格納するた
めには、併合順序を前後交互に行うばかりでなく、作業
領域として、各段、各回での併合結果を格納できるだけ
の大きさを予め確保しておく必要がある。１回あたりの
メモリに格納するデータ部分列の長さは段数が増すに連
れて、長くなり、（最終−１）段目（第６図では２段目
）における併合の結果の格納で最長となる。したがって
、（最終−１）段目での併合結果のうち、最大長のデー
タ部分列を格納できるだけの大きさの領域を予め作業領
域として確保しておく。第６図の例では、最終段−１＝
２段目のデータ部分列の長さで最大のものはデータの個
数にして４であるから、時刻０において予めデータ４個
分の領域を作業領域として確保している。

作業領域の大きさは、それを小さくすることがデータ整
列装置全体のハードウェア量を削減するためには重要で
ある。作業領域の大きさは、各段、各回で併合するデー
タ部分列の数により変わってくるものである。作業領域
の大きさを小さくするための手法としては従来、（最終
−１）段目の併合開始時点において戦略をたてる方法が
提案されていたく特願昭６３−１６１５）。この方法は
、（最終−１）段目の併合の結果できるデータ部分列の
数をに本、かつ、その段の各回の併合で併合するデータ
部分列の数の差が高々１となるように、その段の各回で
併合するデータ部分列の本数を制御するものである。

第７図は、従来方式における各段での併合の様子を示し
たものである。（）内はデータ部分列に含まれるデータ
の個数を示す。Ａ−Ｈ，Ｏ−Ｗは各々長さ４の（４個の
データからなる）整列済みデータ部分列、Ｘは長さ１の
データ部分列であり、併合回路１０１で最大併合可能な
データ部分列数は４としている。これらの入力データ部
分列は、例えば、長さ４まで整列可能な他の整列手段に
おいてデータを整列しながら、本装置に入力すれば、こ
のような形式のものとなる。入力終了後、１段目の併合
は入力データ部分列の後ろから順に４木ずつ行い、１段
目の最後は２本のデータ部分列の併合となる。１段目の
併合結果、５木のデータ部分列ができる。ここで、２段
目（＝（最ｄ−１）段目）の併合戦略をたてる。戦略は
以下のようなものである。

（最終−１）段目の併合におけるデータ部分列数をｍ、
併合回路１０１で併合可能な最大部分列数をｋとし、 ｉ＝−１ｍ／ｋＪ、ｊ＝ｍｍｏｄｋ ただし、ＬＸＪはＸを超えない最大の整数、ｍ　ｍｏｄ
　ｋはｍをｋで割った剰余 と表すとき、（ｉ＋１＞本のデータ部分列の併合を３回
、１本のデータ部分列の併合を（ｋ−ｊ）回行う。

第７図の２段目の併合に上記戦略を適用すると、２段目
では２本のデータ部分列の併合を１回と１本のデータ部
分列の併合を３回行う。その結果、長さが各々２４，１
６，１６．１３の４本のデータ部分列ができる。この内
、最大のデータ部分列の長さは２４であるから、作業Ｌ
Ｉ￥域として用意すべき領域の大きさは２４デ一タ分で
ある。なお、従来方式における戦略を用いずに（最終＝
１）段で単純に前から４本ずつを併合すると、併合結果
できるデータ部分列の最大長は１回目の併合結果であり
、８＋１６＋１６＋１６＝５６となる。

第８図は、第７図の整列を行ったときの、メモリ１０２
におけるデータ格納の様子である。（）内はデータ部分
列に含まれるデータの個数である。

作業領域として、２４個分のデータ領域を確保しておけ
ば、整列が可能であることがわかる。

「発明が解決しようとする課題」 整列のために必要な装置内メモリ上の作業領域の大きさ
は、装置のハードウェア量に影響するものである。従来
方式においである程度の改善がなされているが、未だ十
分とはいえない。この発明の目的は、作業領域の大きさ
をさらに削減するデータ整列処理方式を提供することに
ある。

「課題を解決するための手段」 この発明は、１段目の併合に際し、その段での併合結果
できるデータ部分列の本数をｋのべき乗にし、かつ、（
最終−１）段目の併合結果の各データ部分列に含まれる
入力データ部分列の数の差が高々１本になるように、い
ずれの入力データ部分列を併合するかについての戦略を
たてることを最も主要な特徴とする。従来の技術とは、
（最終−１）段目で併合の結果できるデータ部分列に含
まれる入力データ部分列の本数を見越して、１段目にお
いて併合戦略をたてることが最も異なる。

１段目において戦略をたてること、により、（最終−１
）段での併合の結果できる各データ部分列の長さが従来
よりも均等化され、このため、装置内メモリに予め用意
しておく作業領域を従来以上に削減できる。

「実施例」 この発明における、併合戦略は１段目の併合に対して適
用する。戦略の目的は、入力したデータ部分列を、併合
結果できるｋのべき乗零のデータ部分列をに個のデータ
部分列集合に分割した場合に各データ部分列集合に含ま
れる入力データ部分列数の差が高々１本となるように、
ｋのべき乗木のデータ部分列に併合することである。さ
らに、この例では、１段目の併合処理を容易にするため
、併合するデータ部分列数の差が高々１本になるように
している。具体的には、入力データ部分列の本数をｎ＋
４（ｎ＋　は２以上の整数）とするとき、１段目の併合
に以下の戦略を適用し、ｎ２＝ｋｊＬＩｏｇｍｎ＋　Ｊ
本のデータ部分列を作成する。ただし、ｋ↑Ｘで、Ｘは
ｋの指数である。

ｋｏ　　＝　Ｌｎ＋　　／ｎｚ　　Ｊ　、ｋｌ　　＝　
ｒｎ＋　　／ｎｔ　１、ｍｏ　＝ｎｔ　　　（ｎ、　＋
ｍｏｄ　ｎｌ　）　Ｓと表すとき、 ｋ０本のデータ部分列の併合をｒ　ｍｅ　／　ｋ　１回
、ｋ１本のデータ部分列の併合を（（ｎｘ／ｋ）−「ｍ
０／ｋ］）回行うような併合を（ｍｏ　ｎ＋ｏｄ　ｋ）
凹繰り返し、さらに、ｋ０本のデータ部分列の併合をＬ
ｍｏ　／ｋＪ回、ｋ７本のデータ部分列の併合を（（ｎ
ｚ　／ｋ）−Ｌｍｏ　／にコ）回行うような併合を（ｋ
　　（ｍｅ　ＩＩＩｏｄ　ｋ＞　）回繰り返す。

２段目以降の併合は、データ部分列の数が常にｋのべき
乗になっているため、データ部分列をに木ずつ併合して
いけばよい。

第１図は、この発明における整列の様子を示したもので
ある。ここで、入力データは第７図と同様である。第１
図と上記戦略との対応関係は以下のとおりである。

ｎ２−４↑Ｌｌｏｇａ１８Ｊ　＝　１６゜ｋＯ−Ｌ１８
／１６Ｊ　　＝　　１．　　ｋ、　　＝　　ｒ１８／１
６１　　＝　２゜ｍｏ　　＝１６　　（１８ｍａｄ　　
１６）　　＝１４．　　ｍｏｍｏｄ　　ｋ　＝　２であ
るから、データ部分列の併合の順序は以下のとおりであ
る。

１本のデータ部分列の併合を４回、２本のデータ部分列
の併合を０回、 １本のデータ部分列の併合を４回、２本のデ・−夕部分
列の併合を０回、 １本のデータ部分列の併合を３回、２本のデータ部分列
の併合を１回、 １本のデータ部分列の併合を３回、２本のデータ部分列
の併合を１回 第２図は、第１図の整列を行ったときの、メモリ１０２
におけるデータ格納の様子である。作業領域として、２
段目の併合結果の最大長であるデータ２０個分の領域を
確保しておけば、整列が可能である。この発明により、
作業領域の大きさは従来方式（データ２４個分）に比べ
さらに削減している。′ 「発明の効果」 以上説明したように、この発明ではデータ部分列を入力
し終えた時点で、いずれのデータ部分列を併合するかに
ついて戦略をたてる。この龜略をたてる時期が、従来方
式に比べ早いので、（最終−１）段におけるデータ部分
列に含まれるデータ数が従来方式よりも均等化され、そ
の段でできるデータ部分列の最大長も小さくなり、その
結果、整列開始時に用意すべきメモリ上の作業領域の大
きさも小さくて済む。

第３図は、従来の整列制御をした場合の必要メモリ四と
この発明の整列制御を用いた場合の必要メモリ量とを比
較したものである。第３図は、最大４デ一タ部分列の併
合が可能な併合回路を用い、人力時のデータ部分列の長
さは４　（データ数に端数がある場合は、最終人力デー
タ部分列の長さは３以下）である。線４０１は入力デー
タ部分列の大きさ、線４０２は従来の整列制御をした場
合の必要メモリ量、線４０３はこの発明の整列制御を用
いた場合の必要メモリ量である。第３図から明らかなよ
うにこの発明により、装置内メモリ量は従来方式に比べ
削減されている。これにより、装置ハードウェア■も削
減されるという効果がある。

【図面の簡単な説明】

第１図はこの発明における併合の例を説明する図、第２
図は第１図の例におけるデータ整列装置内メモリでのデ
ータ格納の様子を説明する図、第３図はこの発明の効果
を示す図、第４図はにウェイマージソート法の例を説明
する図、第５図は一般的なデータ整列装置の装置構成図
、第６図は第４図の例におけるデータ整列装置内メモリ
でのデータ格納の様子を説明する図、第７図は従来方式
における併合の例を説明する図、第８図は第７図の例に
おけるデータ整列装置内メモリでのデータ格納の様子を
説明する図である。 特許出願人　　日本電信電話株式会社 代　理′人　草　野　　　卓

Claims (1)

【特許請求の範囲】
1. （１）整列済みデータ部分列（以下、単にデータ部分列
   と呼ぶ）を最大ｋ本まで併合可能な併合手段と、その併
   合手段を用いて併合中のデータ部分列を記憶する記憶手
   段と、前記併合手段及び記憶手段を制御する制御手段と
   からなり、複数のデータ部分列を入力し、それらの併合
   を段階的に繰り返し行うことにより、１本のデータ列に
   整列するデータ整列装置において、データ部分列入力終
   了後、以下の２条件全てを満たすような戦略で入力デー
   タ部分列を併合することにより、ｋのべき乗のデータ部
   分列にまとめ、以降ｋ本のデータ部分列を併合して行く
   ことにより整列することを特徴とするデータ整列処理方
   式。 条件［１］１段目の併合結果できるデータ部分列の本数
   をｋのべき乗にする、 条件［２］（最終−１）段の併合結果の各データ部分列
   に含まれる入力データ部分列の数の差を高々１本にする
   。